Campus de Ilha Solteira PROGRAMA DE PÓS-GRADUAÇÃO EM ENGENHARIA ELÉTRICA “Desenvolvimento de um Sintetizador de Freqüência de Baixo Custo em Tecnologia CMOS” VLADEMIR DE JESUS SILVA OLIVEIRA Orientador: Prof. Dr. Nobuo Oki Tese apresentada à Faculdade de Engenharia - UNESP – Campus de Ilha Solteira, para obtenção do título de Doutor em Engenharia Elétrica. Área de Conhecimento: Automação. Ilha Solteira – SP novembro/2009 2 FICHA CATALOGRÁFICA Elaborada pela Seção Técnica de Aquisição e Tratamento da Informação Serviço Técnico de Biblioteca e Documentação da UNESP - Ilha Solteira. Oliveira, Vlademir de Jesus Silva. O48d Desenvolvimento de um sintetizador de freqüência de baixo custo em tecnologia CMOS / Vlademir de Jesus Silva Oliveira. -- Ilha Solteira : [s.n.], 2009. 163 f. : il. Tese (doutorado) - Universidade Estadual Paulista. Faculdade de Engenharia de Ilha Solteira. Área de conhecimento: Automação, 2009 Orientador: Nobuo Oki Bibliografia: p. 144-150 l.Sintetizador de freqüência. 2.CMOS. 3.Circuitos integrados. 4. PLL. 3 4 À minha filha Veronika. 5 AGRADECIMENTOS À todos os meus amigos e colegas, que me apoiaram moralmente e materialmente na realização desse trabalho. A minha esposa, por respeitar as minhas necessidades. À todos os professores que ajudaram na minha formação e em especial ao meu orientador prof. Dr. Nobuo Oki. Agradeço ao CNPq e à FAPESP pela ajuda financeira concedida. 6 RESUMO Nesta tese, propõe-se um sintetizador de freqüência baseado em phase locked loops (PLL) usando uma arquitetura que utiliza um dual-path loop filter, constituído de componentes passivos e um integrador digital. A proposta é empregar técnicas digitais, para reduzir o custo da implementação do sintetizador de freqüência, e flexibilizar o projeto do loop filter, para possibilitar que a arquitetura opere em uma faixa de freqüência larga de operação e com redução de tons espúrios. O loop filter digital é constituído de um contador crescente/ decrescente cujo clock é proveniente da amostragem da diferença de fase de entrada. As técnicas digitais aplicadas ao loop filter se baseiam em alterações da operação do contador, em tempos pré-estabelecidos, os quais são controlados digitalmente. Essas técnicas possibilitam reduzir o tempo de estabelecimento do PLL ao mesmo tempo em que problemas de estabilidade são resolvidos. No desenvolvimento da técnica de dual-path foi realizado o estudo de sua estabilidade, primeiramente, considerando a aproximação do PLL para um sistema linear e depois usando controle digital. Nesse estudo foram deduzidas as equações do sistema, no domínio contínuo e discreto, tanto para o projeto da estabilidade, quanto para descrever o comportamento do PLL. A metodologia top-down é usada no projeto do circuito integrado. As simulações em nível de sistema são usadas, primeiramente, para as criações das técnicas e posteriormente para a verificação do seu comportamento, usando modelos calibrados com os blocos projetados em nível de transistor. O circuito integrado é proposto para ser aplicado em identificação por rádio freqüência (RFID) na banda de UHF (Ultra High Frequency), usando multi-standard, e deve operar na faixa de 850 MHz a 1010 MHz. O sintetizador de freqüência foi projetado na tecnologia CMOS 0.35 μm da AMS alimentado em 2 V. Em simulações, o circuito obteve 300 μs de tempo de estabelecimento e 140 Hz de resolução. O sintetizador de freqüência proposto possui baixa complexidade e apresentou uma supressão de ruído da referência 45,6 dB melhor que a arquitetura convencional. Palavras Chaves − Sintetizador de freqüência, CMOS, circuitos analógicos e mistos, circuito integrado, PLL, técnicas digitais, RF. 7 ABSTRACT In this thesis, a frequency synthesizers phase locked loops (PLL) based with an architecture that uses a dual-path loop filter consisting of passive components and a digital integrator are proposed. The objective is to employ digital techniques to reduce the implementation cost and get loop filter design flexibility to enable the architecture to have a large tuning range operation and spurious reduction. The digital loop filter is based in an up/down counter where the phase difference is sampled to generate the clock of the counter. The techniques applied in the digital path are based in digitally controlled changes in the counter operation in predefined time points. These techniques provide PLL settling time reductions whiling the stability issues are solved. The stability study of the proposed dual path has been developed. First the linear system approximation for the PLL has been assumed and then employing digital control. The continuous and discrete time equations of architecture were derived in that study applied to stability design as well as to describe the architecture behavior. The top-down methodology has been applied to the integrated circuit design. In the beginning, the system level simulations are used for the techniques creation and then the behavioral models that were calibrated with transistor level blocks are simulated. The application of the circuit is proposed to Radio Frequency Identification (RFID) using UHF (Ultra High Frequency) band for multi-standards application and will operate in range of 850 MHz to 1010 MHz. The proposed frequency synthesizer has been designed in the AMS 0.35 μm CMOS technology with 2V power supply. A 300 μs of settling time and 140 Hz of resolution was obtained in simulations. The proposed frequency synthesizer have low complexity and shown a reference noise suppression about 45.6 dB better than the conventional architecture. Index Terms − Frequency synthesizer, CMOS, analog and mixed-signal circuits, integrated circuits, PLL, digital techniques, RF. 8 LISTA DE ILUSTRAÇÕES Fig. 2.1. Sistema genérico de um transceptor usando Duplexer Filter. ...................................21 Fig. 2.2. Efeito do ruído de fase na translação do sinal (down-conversion).............................23 Fig. 2.3. Efeito dos tons espúrios na translação do sinal (down-conversion)...........................24 Fig. 3.1. Espectro do ruído de fase em um oscilador ...............................................................27 Fig. 3.2. Início da oscilação em um oscilador tanque LC [43].................................................29 Fig. 3.3. Início da oscilação em um oscilador em anel diferencial [43]...................................29 Fig. 3.4. Diagrama de fase de um oscilador [45]......................................................................30 Fig. 3.5. Sistema em malha fechada de um oscilador linear [45].............................................31 Fig. 3.6. Formato do espectro do ruído (1/f2) ...........................................................................32 Fig. 3.7. Ruído de fase predito por Leeson × linear .................................................................34 Fig. 3.8. Um oscilador LC excitado por um impulso de corrente. ...........................................35 Fig. 3.9. Resposta à entrada impulso [47]. ...............................................................................36 Fig. 3.10. Exemplos de ISF para (a) oscilador LC e (b) oscilador em anel [47]. .....................37 Fig. 3.11. Diagrama de blocos para a modelagem do sistema [47]. .........................................38 Fig. 3.12. Conversão da função de fase para o espectro do ruído de fase. ...............................39 Fig. 3.13. Formato do espectro do ruído de fase proveniente das harmônicas de ω0 [47]. ......40 Fig. 3.14. Representação de um oscilador perturbardo saindo de sua órbita. ..........................43 Fig. 4.1. Phase-locked loop (PLL) usando charge-pump, modelado como um sistema linear representado pelo ganho de cada bloco. ...........................................................................47 Fig. 4.2. Loop filter usando componentes passivos..................................................................48 Fig. 4.3. Análise do comportamento do sistema com a variação do amortecimento (a) no domínio do tempo (b) no domínio da freqüência. ............................................................51 Fig. 4.4. Modelo simplificado das fontes de ruído de fase no sistema PLL.............................52 Fig. 4.5. Função de transferência típica para o ruído dentro da banda (in-band noise) [2]......53 Fig. 4.6. Função de transferência típica para o ruído do VCO [2]. ..........................................53 Fig. 4.7. Determinação do ponto ótimo para a largura de banda do PLL em termos de ruído de fase de saída [2]. ...............................................................................................................54 Fig. 5.1. Arquitetura do PLL proposto; laço analógico: PFD digital, charge-pump e componentes RC; laço digital: PFD digital, amostragem da diferença de fase, contador crescente / decrescente e conversor D/A. .........................................................................56 Fig. 5.2. Operação do dual-path loop filter usando componentes passivos [6]. ......................56 Fig. 5.3. Lugar das raízes da solução 1 para 2 pólos na origem e um zero alocado em 0.7 rad/s. .................................................................................................................................59 Fig. 5.4. Resultados no MATLAB para solução 1 em malha aberta, margem de fase e diagrama de Bode. ............................................................................................................59 Fig. 5.5. Esquemático no Simulink da solução 1 para b = 0.1. ................................................60 Fig. 5.6. Resposta ao degrau unitário. ......................................................................................60 Fig. 5.7. Lugar das raízes da solução 2 para 1 pólo na origem, um pólo em –4 rad/s e um zero alocado em -0,25 rad/s......................................................................................................61 Fig. 5.8. Resultados no MATLAB para solução 2 em malha aberta, margem de fase e diagrama de Bode. ............................................................................................................61 Fig. 5.9. Esquemático no Simulink da solução 2 para a = 0,25 e b = 4 (a) com componentes passivos (b) usando um laço digital..................................................................................62 Fig. 5.10. Resposta ao degrau para o loop filter (a) contínuo (b) usando um laço discreto com período de amostragem de 0.1 s. ......................................................................................62 Fig. 5.11. O PLL simulado no Simulink usando um laço digital TK2/(z-1), como na solução 2. ..........................................................................................................................................63 Fig. 5.12. PFD usado no laço analógico. ..................................................................................63 9 Fig. 5.13. PFD digital e um contador crescente/decrescente utilizado como loop filter digital (Delay1 = T). ....................................................................................................................64 Fig. 5.14. O acumulador discreto empregando um contador crescente/decrescente e um conversor D/A. O número de bits do contador depende do projeto do loop filter. ..........64 Fig. 5.15. Bloco que gera pulsos para amostrar a diferença de fase.........................................65 Fig. 5.16. Modo utilizado na amostragem da diferença de fase. ..............................................66 Fig. 5.17. Bloco que gera pulsos para amostrar a diferença de fase modificado .....................66 Fig. 5.18. Representação dos laços que compõem a tensão de controle do VCO....................69 Fig. 5.19. Técnica aplicada ao loop filter digital para controle do ganho. ...............................71 Fig. 5.20. Resultado do cálculo no MATLAB da margem de fase e ωc (a) usando um divisor por 8 (b) com um divisor por 16.......................................................................................73 Fig. 5.21. Resposta a um degrau de 5.1 MHz step, ωp = 2π×200 kHz ou ωpi=i2π×50 kHz e N = 1, o amortecimento é aumentado por 61/16 (a) laço analógico (b) laço digital (c) tensão de controle. ............................................................................................................74 Fig. 5.22. O trecho final da simulação de transiente para um degrau de 5.1 MHz mostrando o erro de fase em 150 μs de transitório (a) a versão analógica da simulação usando o chaveamento (c) para a arquitetura proposta. ...................................................................74 Fig. 5.23. O resultado de simulação apresentado na Fig. 5.22, com ênfase na redução da ondulação obtida pelo aumento do amortecimento quando o PLL está quase em “regime permanente”......................................................................................................................75 Fig. 5.24. Simulação de settling time semelhante a da Fig. 5.21, para um tuning range de 40MHz × 4 (devido a uma seleção direta de canal de 2 bits) de 832 a 992 (MHz), o qual atende a alguns padrões de RFID, como o europeu 865 MHz a 868 MHz e o americano 902 MHz a 928 MHz. .......................................................................................................76 Fig. 5.25. Simulação apresentada na Fig. 5.24 com chaveamento em 135 μs. ........................76 Fig. 5.26. Simulação apresentada na Fig. 5.24 com chaveamento em 185us. .........................77 Fig. 5.27. Diagrama em blocos do PLL proposto (a) diagrama atual (b) diagrama equivalente usado na determinação da equivalência discreta de primeira ordem................................78 Fig. 5.28. Lugar das raízes e diagrama de Bode do PLL híbrido para K2/2 após o chaveamento. ....................................................................................................................81 Fig. 5.29. Posição dos pólos em malha fechada para K2/2. ......................................................82 Fig. 5.30. Resposta ao degrau para K2/2...................................................................................82 Fig. 5.31. Lugar das raízes e diagrama de Bode do PLL híbrido para K2/(28) após o chaveamento. ....................................................................................................................83 Fig. 5.32. Posição dos pólos em malha fechada para K2/(28). ..................................................83 Fig. 5.33. Resposta ao degrau para K2/(28)...............................................................................84 Fig. 5.34. Simulação apresentada na Fig. 5.21 demonstrando um menor erro de regime depois do chaveamento, comparado a resultados prévios (Fig. 2.15 e Fig. 2.16) .......................84 Fig. 5.35. Simulação de ruído no simulink para a topologia de PLL proposto. .......................85 Fig. 5.36. Simulação de ruído no Simulink para 3 estados do loop filter com N = 16 (1) antes do chaveamento com ωc = 2π×50 kHz (2) depois do chaveamento com ωc = 2π×12.5 kHz (3) depois do chaveamento com ωc ≅ 2π×12.5 kHz e k2 = k2/4. .............................86 Fig. 5.37. Simulação de ruído no Simulink para 3 estados do loop filter com N = 2412 (1) antes do chaveamento com ωc = 2π×50 kHz (2) depois do chaveamento com ωc = 2π×12.5 kHz (3) depois do chaveamento com ωc ≅ 2π×12.5 kHz e k2 = k2/4................87 Fig. 6.1. Metodologia usada no projeto da arquitetura proposta. .............................................90 Fig. 6.2. Estrutura usada para simulação em nível de sistema da arquitetura dual-path proposta utilizando modelos comportamentais da biblioteca da Mentor Graphics..........93 10 Fig. 6.3. Resultado da simulação de tempo de estabelecimento para um degrau de 40 MHz (a) para o laço digital, tensão de controle e laço analógico (b) mostrando em detalhe a amplitude da tensão de controle. ......................................................................................94 Fig. 6.4. Representação em blocos do esquemático em nível de transistor para o sintetizador, usando a arquitetura dual-path proposta. .........................................................................96 Fig. 6.5. Detector de fase e freqüência empregado. .................................................................98 Fig. 6.6. (a) Charge pump convencional (b) Topologia de charge pump utilizada..................99 Fig. 6.7. Charge Pump ...........................................................................................................100 Fig. 6.8. Resultados da simulação de córner para a tensão de saída e charge-sharing (a) circuito original (b) topologia proposta. .........................................................................101 Fig. 6.9.Topologia de VCO proposto para implementação....................................................103 Fig. 6.10. Curva da capacitância de porta do transistor em função da tensão de substrato....105 Fig. 6.11. Três bits da matriz de capacitores controlada pelo loop filter digital ....................105 Fig. 6.12. Um dos blocos usados na matriz de capacitores contendo quatro bits e um capacitor em série...........................................................................................................................106 Fig. 6.13. MOSFETs usados na seleção direta de canal.........................................................106 Fig. 6.14. Simulação paramétrica da freqüência do oscilador em função da tensão de controle. As curvas representam as quatro curvas possíveis usando seleção direta de canal........107 Fig. 6.15. Ruído de fase do VCO na freqüência central .........................................................108 Fig. 6.16. Esquemático do VCO modificado em forma modular para facilitar o processo de simulação pós-leiaute .....................................................................................................109 Fig. 6.17. Circuito para seleção direta de canal, proposto durante o projeto pós-leiaute. ......110 Fig. 6.18. Ruído de fase do VCO na freqüência central, após a extração de parasitas ..........110 Fig. 6.19. Leiaute do VCO híbrido proposto contendo indutores, transistor de cauda, resistor, capacitor de filtro, MOSFET varactor da tensão de controle, banco de capacitores, transistores cruzados e roteamento; As dimensões x e y desse leiaute são 632 × 543,7 (µm×µm). .......................................................................................................................111 Fig. 6.20. Representação de circuitos CML (a) usando chaves (b) usando um circuito simplificado. ...................................................................................................................112 Fig. 6.21. Circuito que divide a freqüência por dois usando latches tipo D de alta freqüência. ........................................................................................................................................115 Fig. 6.22. Latch tipo D digital usado no circuito divisor por dois..........................................115 Fig. 6.23. Ruído de fase da saída do divisor simulado usando simulação de transiente com (a) para o melhor resultado alcançado usando o VCO com transistor de cauda NMOS (b) para o VCO usando transistor de cauda PMOS e o divisor da Fig. 6.9..........................116 Fig. 6.24. Circuito utilizado no processo de extração para gerar o macromodelo do conjunto VCO e prescaler..............................................................................................................117 Fig. 6.25. Resultado da extração do circuito para uma variação da tensão de controle de 0 a 2V com passos de 0.1V (a) ruído de fase do conjunto para um offset de 1MHz (b) amplitude das 15 harmônicas simuladas. .......................................................................118 Fig. 6.26. Esquemático do Divisor Programável usando a técnica Pulse Swallow. ...............119 Fig. 6.27. Main Counter. ........................................................................................................120 Fig. 6.28. Swallow Counter. ...................................................................................................121 Fig. 6.29. Latch tipo D usando SCL (Source Coupled Logic) usado no circuito divisor por dois do prescaler. ............................................................................................................122 Fig. 6.30. Circuito de polarização do latch usando SCL proposto.........................................122 Fig. 6.31. Resultado de simulação de Monte Carlo, com 100 execuções, para o divisor de freqüências da Fig. 6.29..................................................................................................123 Fig. 6.32. Resultado da simulação de transiente, usando a extração de parasitas do leiaute, para o divisor de freqüências da Fig. 6.29......................................................................123 11 Fig. 6.33. Leiaute do divisor de freqüências por 2 usando células SCL ................................124 Fig. 6.34. Prescaler. ...............................................................................................................125 Fig. 6.35. As duas possibilidades de comportamento da saída do segundo estágio...............126 Fig. 6.36. Multiplexador. ........................................................................................................126 Fig. 6.37. Circuito usado na detecção da seqüência. ..............................................................127 Fig. 6.38.Formas de onda na detecção da seqüência (a) saída (b) seqüência desejada (c) seqüência não desejada...................................................................................................127 Fig. 6.39. Leiaute do prescaler ...............................................................................................128 Fig. 6.40. Detector de fase com saída amostrada. ..................................................................129 Fig. 6.41. Bloco que gera pulsos no clock do contador em tecnologia CMOS. .....................129 Fig. 6.42. 1 bit do contador crescente/decrescente usando somente células standard............131 Fig. 6.43. Bits menos significativos da saída do loop filter digital. .......................................132 Fig. 6.44. Esquemático do loop filter digital usado em simulações para testar sua funcionalidade. ...............................................................................................................132 Fig. 6.45. Simulação para verificar o funcionamento do loop filter digital na detecção da diferença de fase. ............................................................................................................133 Fig. 6.46. Comportamento do contador quando a diferença de fase é detectada (a) bit menos significativo no momento em que se inicia a contagem (b) bit menos significativo no momento em que se finaliza a contagem........................................................................134 Fig. 6.47. Leiaute do circuito de PFD (Phase Frequency Detector) amostrado ....................134 Fig. 6.48. Leiaute do contador crescente/decrescente usando as técnicas digitais propostas.134 Fig. 6.49. Esquemático do loop filter digital usando modelos comportamentais utilizado nas simulações de ruído e tempo de estabelecimento...........................................................136 Fig. 6.50. Esquemático de teste do PLL convencional usando os modelos comportamentais que foram calibrados com os blocos em nível de transistor. ..........................................136 Fig. 6.51. Esquemático de teste da PLL proposto usando os modelos comportamentais que foram calibrados com os blocos em nível de transistor..................................................137 Fig. 6.52.Resultado de simulação de ruído de fase, obtido através de simulação transiente, usando o macromodelo em PPV do VCO proposto. ......................................................138 Fig. 6.53. Resultado de simulação de ruído de fase obtida através de simulação transiente usando PPV (a) para o PLL convencional (b) para o PLL usando dual-path ................139 Fig. 6.54. Resultado de simulação de injection locking com um sinal de 1.8GHz-1mA injetado, obtida através de simulação transiente usando PPV (a) para o PLL convencional (b) para o PLL usando dual-path ...................................................................................140 Fig. 6.55. Resultado de simulação de ruído de fase para uma injeção de jitter de entrada de 0,1 ps (ciclo-para-ciclo) obtida através de simulação transiente usando PPV (a) para o PLL convencional (b) para o PLL usando dual-path .............................................................141 12 SUMÁRIO Capítulo I ..................................................................................................................................14 1. Introdução.........................................................................................................................14 1.1. Motivação ................................................................................................................14 1.1. Revisão da Literatura ............................................................................................16 1.2. Arquitetura Proposta .............................................................................................18 1.3. Organização desta Tese.......................................................................................19 Capítulo II.................................................................................................................................20 2. Sistemas Sintetizadores de Freqüências ...........................................................................20 2.1. Aplicação do Sintetizador de Freqüência em Sistemas de Comunicação Digital 20 2.2. Especificações dos Padrões de Comunicação.................................................21 2.2.1. Banda de Sintonia (Tuning Range).................................................................22 2.2.2. Tempo de Estabelecimento (Settling Time) ..................................................22 2.3. Identificação das Especificações ........................................................................22 Capítulo III ...............................................................................................................................25 3. Osciladores Controlados e Teoria de Ruído de Fase........................................................25 3.1. Ruído de Fase em Osciladores Controlados ....................................................26 3.1.1. Modelagem de Osciladores Controlados.......................................................27 3.1.2. Introdução a Teoria de Ruído de Fase...........................................................30 3.1.3. Teoria de Ruído de Fase Linear e Variante no Tempo ...............................35 Capítulo IV ...............................................................................................................................46 4. Projeto de Sintetizadores de Freqüências Baseados em PLL...........................................46 4.1. Tipos de PLL...........................................................................................................46 4.2. Dinâmica de Sistemas PLL ..................................................................................47 4.3. Análise de Ruído de Fase e Espúrios em Sistemas PLL................................51 Capítulo V ................................................................................................................................55 5. Sintetizador de Freqüência com Dual-Path e Técnicas Híbridas Analógicas e Digitais Aplicadas ao Loop-Filter..........................................................................................................55 5.1. Descrição da Arquitetura ......................................................................................55 5.2. Dual Path Loop Filter.............................................................................................56 5.3. Blocos Usados nas Simulações ..........................................................................63 5.4. Projeto do Loop Filter Híbrido usando Emulação.............................................64 5.4.1. Amostragem da Diferença de Fase ................................................................65 5.4.2. Equacionamento do Loop Filter Híbrido Analógico e Digital ......................68 5.4.3. Técnica para Redução de Tons Espúrios......................................................70 5.4.4. Projeto da Estabilidade .....................................................................................71 5.4.5. Comparação dos Resultados...........................................................................75 5.5. Abordagem Usando Controle Digital ..................................................................77 5.5.1. Projeto do Loop Filter Usando Controle Digital.............................................80 5.6. Simulação de Ruído de Fase no Simulink.........................................................85 Capítulo VI ...............................................................................................................................88 6. Metodologia de Projeto Utilizada e Implementação da Arquitetura Proposta .................88 6.1. Metodologia de Projeto do Circuito Integrado...................................................89 6.2. Projeto do PLL e Simulações Usando Modelos Comportamentais...............93 6.3. Projeto dos Blocos.................................................................................................95 6.3.1. Projeto do Laço Analógico ...............................................................................97 6.3.2. Projeto do VCO e Blocos Divisores de Alta Freqüência ...........................102 6.3.3. Projeto do Divisor Programável.....................................................................118 13 6.3.4. Projeto do Loop Filter Digital Utilizando Ferramenta de EDA ..................128 6.4. Projeto do PLL e Considerações de Desempenho ........................................135 Capítulo VII............................................................................................................................143 7. Conclusão .......................................................................................................................143 Referências...........................................................................................................................146 14 Capítulo I 1. Introdução Sistemas de comunicação sem fio (wireless) têm sido alvo de muitas pesquisas, desde meados da década de 1990. A demanda por esses dispositivos impulsionou novas tecnologias para osciladores, novas arquiteturas de transceptores e soluções para a viabilização e otimização dessas propostas. Com o surgimento de novos processos de fabricação e aplicações, as pesquisas puderam ser direcionadas para encontrar soluções para cada aplicação e para cada necessidade específica do mercado. Na maioria dos sistemas de comunicação, para atingir as especificações exigidas em cada aplicação, são necessárias soluções diferentes para o oscilador local. Por isso, um dos blocos que mais influencia a aplicação de um sistema é o sintetizador de freqüência, que atua como o oscilador local. O sintetizador de freqüência é o bloco responsável pela geração da freqüência dos canais da portadora de sistemas de comunicação. Devido às exigências de custo, dissipação, integração e tensão de alimentação o sintetizador de freqüência ainda é considerado um dos gargalos dos projetos de sistemas wireless [1]. 1.1. Motivação Nos últimos anos, tem havido um enorme crescimento no desenvolvimento de sistemas de comunicação que utilizam modulação digital, especialmente nas áreas de telefonia celular, comunicação via satélite e sistemas wireless LAN (Local Area Network). Com o surgimento de padrões de comunicação 3G, RFID (Radio Frequency Identification) e ultra wideband, é provável que essa tendência se mantenha. A gama de topologias disponíveis atualmente não é suficiente para atender, com alto desempenho e boa relação custo-benefício, a toda a demanda dos 15 sistemas usados no mercado de consumo. Considerando que há muitos sistemas em uso sem padronização deve-se prever que as pesquisas nessa área devam perdurar por muitos anos. Devido à competitividade desse mercado, reduzir o custo da implementação do circuito integrado é um dos pontos principais do projeto de sistemas de rádio freqüência (RF) [2]. Essa tendência da indústria refletiu-se nas pesquisas acadêmicas e na busca pela adequação das tecnologias usadas em RF. A transição entre o uso de tecnologias onerosas, como o Arseneto de Gálio (GaAs), até o uso de CMOS digital para realizar rádios com mais de 5 GHz durou décadas, a custo de pesquisas massivas [3]. As tecnologias mais utilizadas nos transceptores atualmente são GaAs, Silício-Germânio (SiGe) e CMOS. O parâmetro chave quando se refere ao uso de tecnologias de fabricação é a freqüência de transição (fT) ou freqüência de ganho unitário do transistor. Como exemplo, uma das principais vantagens do transistor bipolar em relação ao MOSFET vem do fato de sua fT ser maior, dentre outras vantagens. O processo SiGe tem sido muito utilizado em circuitos de RF para aplicações em freqüências na ordem de GHz nos últimos anos e devido à combinação de características importantes, como redução de ruído, baixa dissipação de potência, maior fT, dentre outras, os processos BiCMOS em SiGe têm sido muito empregados na indústria até os dias atuais. As duas principais vantagens da integração de circuitos de comunicação usando tecnologia CMOS são o custo e a compatibilidade com o baseband digital. Essas duas vantagens justificaram a criação de processos CMOS não-convencionais com a inclusão de novos materiais, o escalonamento das tecnologias e principalmente o desenvolvimento de novas arquiteturas, o que possibilitou que a integração do RF front-end usando tecnologia CMOS se tornasse atrativa [1] [3]. A própria tendência da indústria de circuitos integrados de aumentar a integração utilizando tecnologia CMOS digital estabeleceu essa idéia. A redução das dimensões mínimas do processo CMOS (escalonamento) tem possibilitado que propostas de sistemas sintetizadores de freqüência usando apenas técnicas digitais sejam viáveis. Nos novos processos de fabricação, lançados no início desse século, a resolução dos sinais digitais no tempo é maior que a resolução da tensão de um sinal analógico [4]. Arquiteturas de sintetizadores conhecidas como all-digital têm se popularizado atualmente [1]. Porém, mesmo nessas técnicas alguns componentes passivos ainda perduram [5]. Pode-se imaginar que quase todos os blocos do transceptor, exceto o LNA, sejam 16 implementados digitalmente daqui a alguns anos [3], mas é difícil prever qual a técnica será usada nos sistemas de comunicação no futuro. Na próxima subseção, realiza-se uma breve revisão do estado da arte que se encontram as pesquisas de sintetizadores de freqüência, que é o tema desse estudo. 1.1. Revisão da Literatura Sintetizadores de freqüência baseados em PLL (Phase-Locked Loop) ainda são os sistemas mais utilizados como oscilador local. Esses sintetizadores são divididos em dois grandes grupos, de acordo com o método de divisão da freqüência utilizado. O primeiro grupo é o dos sintetizadores de freqüência por divisão inteira (integer-N), que devem ter razão de divisão alta e freqüência de referência muito baixa, e que mesmo assim possuem baixa resolução. Sua velocidade de chaveamento do canal (lock time) é mais lenta e os tons espúrios aparecerem em freqüências de offset da portadora iguais à freqüência de referência. Além disso, o ruído de fase, causado pela divisão de freqüência é proporcionalmente aumentado [6]. A alternativa para contornar estes problemas é empregar o segundo grupo, denominado de sintetizadores de freqüência por divisão fracionária (fractional-N), já que estes possibilitam maiores resoluções de freqüências de saída e maior facilidade na escolha da freqüência de referência [7]. Esses sintetizadores permitem freqüências de referência maiores, sem comprometer a resolução da freqüência de saída, que pode ser fracionada em valores muito pequenos. Sua grande desvantagem é a geração de tons digitais espúrios, chamados de espúrios fracionados [8]. Podem-se suprimir os espúrios com uma banda pequena no loop filter, entretanto, geralmente opta-se por transformar os tons espúrios em ruído de fase, como no caso em que se utiliza VCO’s (Voltage-Controlled Oscillators) com multi-fase e randomiza-se o jitter por interpolação [9], [10]. Esse método possibilita o aumento da largura de banda do loop filter, o que permite um lock time mais rápido. Recentemente, muitas técnicas de redução de tons espúrios são combinadas para melhorar os seus desempenhos [11], [12], geralmente utilizando modulação ΣΔ, que possui a vantagem de não inserir ruído flicker (1/ f 2). Essas abordagens visam reduzir o erro de quantização transformado em ruído de fase. Uma modelagem interessante da influência do ruído de fase introduzida pela modulação ΣΔ, no 17 domínio-z discreto, foi proposta em [13]. Esse modelo utiliza uma arquitetura, com implementação digital, mais geral e comumente usada, a MASH (Multi-Stage Noise Shaping) [6]. Algumas propostas que incorporam processamento digital e, até mesmo, topologias de transceptor totalmente digitais têm sido apresentadas para reduzir área e custo [14], [15], [16]. Os sintetizadores chamados de all-digital têm ganhado espaço, apesar da complexidade do seu projeto [12]. Os sintetizadores Direct Digital Synthesis (DDS) têm alta resolução e rapidez, mas operam em freqüências limitadas ( SNRmin (2.1) e rearranjando para os valores desejados, PN � PLO < (PSig � PInt) � PBW � SNRmin (2.2) sendo o ruído de fase = PN � PLO. 24 O ruído de fase pode ser especificado, portanto, através da interferência máxima admitida em relação à potência do sinal, dada em dB, a largura de banda do canal e o SNRmim tolerado para o mesmo offset de freqüência da interferência. Como exemplo, da tabela I, o Bluetooth pode ser especificado resolvendo a equação (2.2), como Ruído de fase = (-40 a 3MHz) -60 -18 = -118 dBc a 3MHz da portadora, sendo a largura de banda do canal de 1 MHz, e portanto PBW = log10(106) = 60 dB, o mínimo SNR para um BER de 10-3 foi determinado como 18 dB [26]. A especificação de tom espúrio é semelhante, sem a necessidade de adicionar a largura de banda do canal, pois os tons espúrios se apresentam em apenas uma freqüência. A Fig. 2.3 ilustra o efeito da distorção do oscilador local na conversão do sinal. O máximo espúrio tolerado pode ser encontrado como PSp � PLO < PSig � PInt � SNRmin Fig. 2.3. Efeito dos tons espúrios na translação do sinal (down-conversion). Mais detalhes sobre a especificação de sintetizadores de freqüências podem ser encontrados em [26]. 25 Capítulo III 3. Osciladores Controlados e Teoria de Ruído de Fase Osciladores controlados são blocos largamente usados em circuitos de comunicação e de instrumentação, tais como phase-locked loop (PLL), moduladores, demoduladores, sintetizadores de freqüência e em circuitos de recuperação de base de tempo [32]. Na grande maioria das aplicações de osciladores controlados, estes são controlados por tensão, no entanto há a possibilidade de uso de osciladores controlados por corrente. Um fator decisivo para a escolha entre CCO (Current- Controlled Oscillator) e VCO (Voltage-Controlled Oscillator) é o tipo de oscilador a empregar. Osciladores controlados com tanque LC têm algumas limitações frente aos osciladores em anel. Geralmente torna-se necessário a sua fabricação usando- se processos especiais (nonstandard process), pela necessidade de indutores e, às vezes, varactors. Além disso, ele tem uma faixa de ajuste estreita de freqüência e maior área [33]. Entretanto, muitas pesquisas foram dedicadas para resolver essas limitações, devido ao seu fator de qualidade Q ser alto, o que tende a reduzir o consumo de potência [34], seu bom desempenho em freqüências altas e menor ruído de fase [35]. Em contrapartida, os osciladores em anel possuem uma faixa de freqüência de operação mais larga, custo baixo e maior facilidade de integração. Os osciladores em anel podem ser controlados por corrente ou tensão. Os dois tipos de osciladores citados podem apresentar características diferenciais e a saída em quadratura. As principais barreiras para a aplicação de osciladores controlados em anel são a velocidade e o desempenho em termos de ruído de fase. Muitas pesquisas são voltadas para aumentar a velocidade dos osciladores em anel [36], [37]. Um grande avanço nessa busca foi possível a partir de propostas de osciladores com multi-defasamento [38], [39]. Desde então, vários circuitos têm sido propostos, com ruído de fase baixo e freqüências altas. Nesse contexto, um trabalho foi proposto, 26 utilizando um CCO e um conversor V-I para aplicação em sistemas com GPS totalmente integrado [40]. Apesar de, nessa aplicação não haver muita exigência (normatizada) sobre o ruído de fase, o sintetizador alcançou – 95 dBc/Hz em 1 MHz de offset. 3.1. Ruído de Fase em Osciladores Controlados Aplicações que requerem precisão no sincronismo de fase tornam as pesquisas sobre osciladores e clocks com ruído baixo muito atraentes e com grau de exigência alto. O ruído de fase (phase noise) é caracterizado por variações randômicas na freqüência e ou na fase da forma de onda de saída de osciladores, sendo quantificado pela magnitude do ruído de fase ou jitter. O jitter pode ser interpretado como a variação da fase de um sinal periódico no tempo [41]. Exemplo de aplicações onde o ruído de fase é um fator limitante para osciladores e cloks são os receptores, local area networks (LANs), disk driver systems e microprocessadores [42]. Em sistemas wireless, o sintetizador de freqüência é normalmente implementado usando um PLL, sendo o ruído do oscilador controlado uma das principais contribuições para o ruído de fase do PLL. Um oscilador controlado com ruído de fase baixo é essencial para implementações de sintetizadores de freqüência com alto desempenho [43]. O ruído de fase tem sido alvo de inúmeras pesquisas nas últimas décadas, buscando um modelo adequado para explicar seu comportamento. Este tópico, ainda é motivo de alguns trabalhos devido ao lançamento de propostas de implementação e novas tecnologias de fabricação [42], [44]. Nessa seção será apresentada uma introdução à teoria de ruído de fase, restringindo-se às pesquisas realizadas na década de 1990 [45], [46]. 27 3.1.1. Modelagem de Osciladores Controlados Uma definição usual de ruído de fase é descrita no domínio da freqüência, em relação a uma freqüência de oscilação ω0, geralmente tida como a freqüência da portadora em sistemas de comunicação. O espectro ideal e com ruído de fase são representados na Fig. 3.1. O ruído de fase é quantificado pela potência do ruído por unidade de largura de banda em uma freqüência Δω de offset, dividido pela potência da portadora. Geralmente a unidade de ruído de fase é dBc/Hz, dBc especifica a portadora como referência, portanto se, por exemplo, o ruído presente na saída do oscilador é –115 dB em relação à potência da portadora em uma freqüência de 100 kHz deslocada da freqüência ω0, então o ruído de fase é Fig. 3.1. Espectro do ruído de fase em um oscilador 28 de –115 dBc/Hz em um offset de 100 kHz. Pode-se observar que quanto maior o módulo desse parâmetro melhor é a relação sinal-ruído de fase. Existem mais de uma forma de modelar os osciladores para análise de ruído, por exemplo, o modelo linear e invariante no tempo (LIT) e o linear e variante no tempo (LVT). Apesar do modelo LIT obter uma boa descrição qualitativa do comportamento em relação aos parâmetros, como o fator de qualidade Q, potência dissipada, ou a freqüência de oscilação, o modelo LVT providencia maior precisão na determinação do ruído em relação às medições, a qual é exigida nos projetos de sistemas de comunicação modernos. Recentemente, modelos que consideram o oscilador como um sistema não-linear foram apresentados [42], [25], mas estes não serão abordados nessa resenha introdutória. Um oscilador apresenta não-linearidades devido ao controle de amplitude da forma de onda gerada na saída do sistema. No início da oscilação, há mais pólos do lado direito do plano s. Para que a amplitude da onda pare de crescer é necessário que esses pólos transladem para o eixo imaginário. Algum fator deve limitar a amplitude do sinal, introduzindo não-linearidades à função de transferência das células de atraso. A análise a pequenos sinais é utilizada para obter a freqüência de oscilação inicial e posteriormente a freqüência de oscilação é reduzida e definida através dos atrasos das células inversoras. As Fig. 3.2 e Fig. 3.3 ilustram o comportamento do mecanismo de limitação da amplitude, para o oscilador LC e em anel respectivamente. Nesse caso a amplitude é limitada pela corrente de cauda ISS desses osciladores. Osciladores controlados passam por mudanças de freqüência constantes, entretanto, após alguns ciclos onde se mantém a mesma forma de onda, pode-se assumir um modelo linear para o sistema do oscilador sem muita perda de generalização. 29 Fig. 3.2. Início da oscilação em um oscilador tanque LC [43] Fig. 3.3. Início da oscilação em um oscilador em anel diferencial [43] Apesar de parecer um modelo mais conciso, o modelo LIT foi preterido e uma teoria para modelamento do ruído de fase para um sistema linear variante no tempo foi desenvolvida [46], [47]. A observação de alguns fenômenos que não poderiam ser realizados em sistemas LIT reforça a hipótese da variância no tempo. A análise que segue desenvolve algumas definições importantes para um oscilador idealizado e depois para o modelo de sistema LVT de um oscilador, onde ficará clara a justificativa para uma abordagem variante no tempo. 30 3.1.2. Introdução a Teoria de Ruído de Fase A definição mais comum para o fator de qualidade Q é BW Q 0ω= , sendo ω0 a freqüência da portadora e BW a largura de banda em –3dB. Essa equação pode ser aplicada para filtros e circuitos RLC, mas uma definição mais geral é dada por 2π vezes a razão entre a energia armazenada e a energia dissipada por ciclo, essa pode ser medida aplicando uma entrada degrau e observando o decaimento das oscilações [45]. No entanto, essa definição não pode ser aplicada se o circuito não apresentar um comportamento oscilatório. Outra definição para o fator de qualidade de circuitos oscilatórios é expressada por ω ω d dQ Φ= 2 0 , sendo Φ a fase do oscilador (ver Fig. 3.4). Pode-se entender o seu significado lembrando que a defasagem total da malha de um oscilador é constante e igual a 360°, sendo assim, na prática, a derivada reflete um fator de qualidade muito alto, se a defasagem deslocar-se de 360° a mudança na freqüência é muito pequena. Embora essa definição expresse muito bem o comportamento de circuitos tanques LC, não se pode aplicá-la a circuitos não osciladores, em que a defasagem total é zero para qualquer freqüência e, portanto, Q seria igual a zero. Pode-se definir uma expressão mais geral para o fator de qualidade Q, admitindo-se cada fonte de ruído como uma entrada para um sistema realimentado. Deve-se ressaltar que nessas definições de Q, os osciladores são Fig. 3.4. Diagrama de fase de um oscilador [45] 31 Fig. 3.5. Sistema em malha fechada de um oscilador linear [45] considerados sistemas LIT. Apesar da análise quantitativa ser enfatizada nesse trabalho, o resultado de análises qualitativas são importantes para a otimização dos osciladores. Um sistema, como o da Fig. 3.5, pode ser usado para modelar a função transferência para as fontes de ruído de um oscilador, considerando que a freqüência de ressonância seja ω = ω0 e que ( ) ( ) ( )ω ωω jH jHj X Y + = 1 (3.1) Então, se ( )ωj X Y tende ao infinito, H(jω0) = –1, condizente com o princípio de Barkhausen. Para freqüências próximas da portadora, ω = ω0 + Δω e a função transferência de malha aberta, pode ser aproximada como H(jω) ≈ H(jω0) + ω ω d dHΔ (3.2) E a função de transferência da entrada para a saída do ruído se torna ( )[ ] ( ) ( ) ω ωω ω ωω ωω d dHjH d dHjH j X Y Δ++ Δ+ =Δ+ 0 0 0 1 . (3.3) 32 Desde que H(jω0) = –1, e considerando que para casos práticos ωω ddHΔ i«i1 [45], então (3) pode ser aproximada por ( )[ ] ω ω ωω d dH j X Y Δ − ≈Δ+ 1 0 (3.4) A Fig. 3.6 ilustra como a densidade espectral de potência do ruído será moldada pela função de transferência deduzida para (3.4). Nesse exemplo, o ruído térmico é a fonte de ruído e a função transferência típica para a densidade espectral de potência é dada por ( )[ ] ( ) 2 2 2 0 1 ω ω ωω d dH j X Y Δ =Δ+ (3.5) Fig. 3.6. Formato do espectro do ruído (1/f2) Em notação fasorial pode-se escrever H(jω0) = A(ω)exp(jΦ), e derivando essa expressão obtém-se: ( )Φ� � � � � � Φ+= j d djA d dA d dH exp ωωω . (3.6) Sendo ω ≈ ω0 e A ≈ 1, (3.5) pode ser reescrita como 33 ( )[ ] ( ) � � � � � � � � � � � Φ+� � � � � �Δ =Δ+ 22 2 2 0 1 ωω ω ωω d d d dA j X Y , (3.7) lembrando que o módulo de exp(jΦ) é igual a um. Nesse ponto pode-se introduzir uma equação para o fator de qualidade Q, que é o objetivo dessa dedução. Dessa forma, define-se: . 2 22 0 � � � � � � Φ+� � � � � �= ωω ω d d d dAQ � (3.8) De (3.7) e (3.8) pode-se deduzir que ( )[ ] 2 0 2 2 0 4 1 � � � � � � Δ =Δ+ ω ωωω Q j X Y . (3.9) Equações semelhantes a (3.9) podem ser encontradas em alguns trabalhos para osciladores específicos ou genéricos [48]. Ela é verdadeira para sistemas LIT e geral porque pode ser aplicada na maioria dos osciladores conhecidos [45]. Considerando uma análise para um oscilador RLC ideal, o qual a única fonte de ruído seja proveniente de ruído térmico da resistência, então a densidade espectral média de ruído é [41] R kT f in 42 = Δ (3.10) Usando (3.9) e (3.10) e multiplicando por R2 para obter a saída em tensão, pode-se deduzir que . 2 4 2 0 2 �� � � �� � � Δ = Δ ω ω Q kTR f vn (3.11) 34 Segundo o teorema da eqüipartição da termodinâmica, metade do ruído é de amplitude e metade é de fase. Desde que o mecanismo de limite de amplitude dos osciladores introduza metade do ruído total, pode-se aplicar a definição de ruído de fase e determiná-lo como � � � � � �� � � �� � � Δ =Δ 2 0 sin 2 2log10}{ ω ωω QP kTL , (3.12) sendo Psin a potência do sinal da portadora. Destes resultados verifica-se que o ruído de fase decai em uma proporção de 1 / (Δω)2. Na prática, as simplificações admitidas implicam que o ruído de fase real, tenha um comportamento menos satisfatório. Um modelo mais realístico atribui fatores empíricos para representar efeitos observados, isso modela o espectro como apresentado na Fig. 3.7. Esse modelo inclui o ruído 1/f ou flicker Fig. 3.7. Ruído de fase predito por Leeson × linear 35 noise para pequenos offsets de freqüência, uma magnitude constante para freqüências superiores a ω0i/i2Q causada por buffers externos e uma depreciação comum a todo espectro quantificada pelo fator empírico F. As imperfeições previstas por Leeson são descritas pela seguinte equação [48]: .1 2 12log10}{ 31 2 0 �� � � � �� � � � � � � � � � � � Δ Δ + � � � � � �� � � �� � � Δ +=Δ ω ω ω ωω f sin QP FkTL (3.13) Nem mesmo a equação (3.13) pode prever quantitativamente o ruído de fase. Essa resolução é muito satisfatoriamente determinada na análise que será realizada para sistemas lineares variantes no tempo, e mais precisa, em estudos recentes que consideram não-linearidades na análise [42], [25]. 3.1.3. Teoria de Ruído de Fase Linear e Variante no Tempo Pode-se mostrar o princípio da variância no tempo, observando o comportamento do sistema oscilatório para pulsos de corrente injetados em instantes diferentes, como os vistos na Fig. 3.8. Na Fig. 3.9(a) o impulso acontece junto com a amplitude máxima da oscilação, o resultado é que a amplitude máxima aumenta por uma quantidade ΔV =ΔQ / C, mas a fase não se altera. Fig. 3.8. Um oscilador LC excitado por um impulso de corrente. 36 Fig. 3.9. Resposta à entrada impulso [47]. Na Fig. 3.9(b) o impulso é aplicado no cruzamento com o zero. Pode-se concluir que a aplicação de pulsos em diferentes pontos do ciclo afeta a amplitude e a fase da oscilação. Essa característica não pode ser realizada por sistemas sem memória, isto é, sistemas lineares invariantes no tempo. A resposta ao impulso produz um degrau na fase da oscilação, que pode ser determinada admitindo uma função de sensibilidade ao impulso (ISF) Γ(ωt) [47]. A dedução é mostrada a seguir: ( ) ( ) ( )ττωτφ −Γ= tu q th máx 0, , (3.14) Sendo u(t-τ) a função degrau unitária e qmáx a carga máxima deslocada pelo capacitor. A função Γ(x) codifica informações sobre a variação na fase do oscilador, sendo uma função periódica com a mesma freqüência da oscilação. Quando a amplitude da oscilação for máxima, Γ(x) é zero e assumindo seu valor máximo quando o sinal oscilante passa por zero. As representações de funções 37 Fig. 3.10. Exemplos de ISF para (a) oscilador LC e (b) oscilador em anel [47]. desse tipo são mostradas na Fig. 3.10. Em geral Γ(x) é determinado por simulação, mas há formas analíticas para aproximá-lo [49]. Determinada a função Γ(x), pode-se encontrar a fase, através da integral de superposição. Desde que o sistema seja linear ( ) ( ) ( ) ( ) ( ) .1, 0�� ∞− ∞ ∞− Γ== t máx di q ditht τττωτττφ φ (3.15) Sendo Γ(x) periódica, pode-se expressá-la pela série de Fourier como ( ) ( ).cos 2 1 0 0 0 � ∞ = ++=Γ n nn ncc θτωτω (3.16) O ângulo de fase θn será desprezado nas análises que seguem, por não haver relação entre θn com o ruído de fase. Substituindo-se (3.16) em (3.15) tem-se ( ) ( ) ( ) ( ) .cos 2 1 1 0 0 � � � += � �� ∞ = ∞−∞− n t n t máx dnicdic q t ττωτττφ (3.17) 38 Fig. 3.11. Diagrama de blocos para a modelagem do sistema [47]. A equação (3.17) pode ser representada em diagrama de blocos, como visto na Fig. 3.11. Pode-se verificar que as operações realizadas no sistema da Fig. 3.11 são lineares, condizentes com o modelo procurado. Considerando um sinal de corrente senoidal injetado no sistema, assim como i(t) = Imcos[(mω0+Δω)t], (3.18) sendo Δω « ω0 e m um múltiplo inteiro. Inserindo (3.18) em (3.17) pode-se verificar que são nulas as integrais para n ≠ m. Resolvendo, obtém-se ( ) ( ) . 2 sen ω ωφ Δ Δ≈ máx mm q tcIt (3.19) O espectro de φ(t) é ilustrado pela Fig. 3.12 (a) e consiste de dois impulsos simétricos nas freqüências nω0 + Δω [46]. Este resultado é importante para entender a evolução do ruído em um oscilador. Entretanto, a definição de ruído de fase pelo espectro da tensão de saída é mais interessante para ser quantificado, porque pode ser comparado com resultados de medição. Utilizando a modulação em fase de φ(t) para v(t) vista na Fig. 3.11, dada pela equação de conversão vout(t) = cos[ω0t+φ(t)], pode-se determinar o ruído de fase de um sinal de corrente injetado, sendo assim obtém-se [46] 39 Fig. 3.12. Conversão da função de fase para o espectro do ruído de fase. . 4 log10)( 2 �� � � �� � � Δ =Δ ω ω máx mm SBC q cIP (3.20) E esse resultado pode ser estendido para o ruído branco como . 4 log10)( 22 0 2 2 � � � � � � � � � � � � � � Δ Δ=Δ � ∞ = ω ω máx m m n SBC q c f i P (3.21) A Fig. 3.13 ilustra que o ruído de fase é composto pelas componentes cm das faixas de ruído branco em freqüências harmônicas de ω0. O ruído toma a forma de 1/f 2 para as componentes cm do ruído branco e 1/f 3 para a componente c0 pela influência do ruído 1/f. 40 Fig. 3.13. Formato do espectro do ruído de fase proveniente das harmônicas de ω0 [47]. Torna-se claro que minimizando os componentes (cm), o ruído de fase será reduzido. Para entender essa conclusão quantitativamente, pode-se utilizar o teorema de Parseval para encontrar o valor rms de ISF, como se mostra em seguida ( ) 22 0 2 0 2 21 rms n m dxxc Γ=Γ= �� ∞ = π π (3.22) e o ruído de fase agora é expresso por . 2 log10)( 22 2 2 � � � � � � � � � � � � � � Δ Γ Δ=Δ ω ω máx rms n SBC q f i P (3.23) 41 Nesse ponto, podem-se apontar alguns fatores que destacam a importância da análise de ruído variante no tempo. Uma análise importante em sistemas wireless, devido à distância entre os canais ser muito estreita, é o modelamento do ruído junto à portadora. O modelo LIT não prediz precisamente o comportamento do ruído na região 1/f (ver Fig. 3.13(b) e Fig. 3.13(c)). Portanto, assumindo ω ω Δ = f nfn ii /122 /1, (3.24) sendo ω1/f a freqüência de canto do ruído 1/f. Pode-se mostrar que [47] 2 /12 2 0 /1/1 4 3 �� � � �� � � Γ Γ= Γ =Δ rms dc f rms ff c ωωω (3.25) sendo Δω1/f 3 a banda de freqüência do ruído de fase 1/f 3 do ruído 1/f . Outra análise importante se refere às fontes de ruídos que não são estacionárias, como o ruído branco de dreno. Elas exigem uma modelagem para ruído ciclo-estacionário [45]. Desde que seja considerada uma fonte de ruído, sendo o produto do ruído branco por uma função periódica, então ( ) ( ) ( )ttiti nn 00 . ωα= . (3.26) e substituindo (3.26) em (3.15) pode-se escrever ( ) ( ) ( ).. xxxeff αΓ=Γ (3.27) 42 3.1.4. Macromodelo de Oscilador usando Perturbation Projection Vector (PPV) Osciladores são sistemas não-lineares, visto que um limitador de ganho se faz necessário para manter a amplitude de oscilação. Os dois principais métodos para modelar essas características são ISF e PPV (Perturbation Projection Vector). A seguir são dados os conceitos principais de PPV [50]. Pode-se definir um oscilador sendo perturbado, pela seguinte equação: )()( tBbxfx =+ • (3.28) sendo b(t) a perturbação aplicada, x(t) um vetor composto pelas variáveis de estado do oscilador e B uma constante. A Fig. 3.14 representa o sistema perturbado. E para pequenas perturbações, pode-se linearizar (3.28) em torno de sua órbita não- perturbada, como ( ) )()()()()(|)( )( tBbtwtAtBbtw x xftw txs +=+ ∂ ∂−≈ • (3.29) sendo w(t) o desvio causado pela perturbação e xs(t) a solução de regime permanente para o oscilador não-perturbado. A equação (3.29) é um sistema linear periódico e variante no tempo. Esse sistema pode ser resolvido usando a teoria de Floquet, de modo a obter uma matriz de estados, como a seguir [50] )())(exp()(),( τττ VtDtUt −=Φ (3.30) sendo U(t) e V(t), matrizes não-singulares que satisfazem a condição ( ) ijj T i tutv δ=)( , sendo D = diag[μ1, ..., μn], e μi os expoentes de Floquet. A equação (3.30) pode ser, então, resolvida por 43 Fig. 3.14. Representação de um oscilador perturbardo saindo de sua órbita. ττττμ dBbvttutw T ii n i i )()())((exp)()( 1 01 �� −= = (3.31) Essa solução não é consistente com a condição de que w(t) seria válido apenas para pequenas perturbações. A solução para isso, pode ser dada dividindo a expressão Bb(t) em duas partes, assim )()()( 1 tbtbxfx −• +=+ (3.32) sendo ))(()())(()( 111 ttutBbttvtb T αα ++= (3.33) e ))(()())(()( 2 ttutBbttvtb i n i T i αα ++=� = − (3.34) 44 Quando foram caracterizados, foi observado que b1(t) apenas induziu desvio de fase em xs(t) e − b (t) desvio no orbital. De fato, se a solução para a equação )()( 1 tbxfx =+ • for dada por ))(()( ttxtx sp α+= , (3.35) então α(t) é o desvio na fase causado pela perturbação b1(t). Pode ser mostrado que α(t) é dado pela equação a seguir [50] )()).(()( 1 tBbttvt T αα += • (3.36) O vetor periódico v1(t) ou PPV é um vetor com período igual à xs(t) que descreve a sensibilidade da fase do oscilador a perturbações. Então, se o PPV de um oscilador é conhecido, pode-se determinar o seu desvio de fase devido a perturbações, resolvendo-se a equação não-linear (3.36). Como a dimensão de α(t) está em tempo, precisa-se multiplicar o resultado pela freqüência de oscilação [51]. Existem alguns métodos disponíveis na literatura para determinar o PPV através do SPICE. Na ferramenta de EDA (Electronic Design Automation) da Cadence, esse método é utilizado para gerar um macromodelo para modelar a fase do VCO. O macromodelo é gerado de uma tabela baseada na teoria de PPV apresentada. No processo, simulações de PSS e PNOISE são utilizadas para determinar essa tabela. A decomposição da equação (3.32) em duas partes permite que o sistema seja resolvido para − b (t), sem a restrição de pequenas perturbações aplicada a b1(t). Então, definindo-se o sistema oscilador como )()(),()( txCtytBbxfx T==+ • , (3.37) com solução igual a 45 )()()( ttxtx p ο+= , (3.38) sendo o(t) o desvio do orbital causado pela perturbação − b (t), então (3.37) se torna )()())()(()()( 1 tbtbttxfttx pp −•• +=+++ οο . (3.39) Linearizando-se (3.39) em torno de xp(t), a equação de o(t) fica )()()))((())((|)( )()( tbtttxAttx x ft s tbt s − + • ++=+ ∂ ∂−≈ − οααο ο , (3.40) sendo que A(t) representa o desvio de amplitude causado pela perturbação − b (t). Em [50], o sistema foi resolvido para obter um macromodelo da saída do oscilador, com a condição de que ( ) ( ) 1)(11 <<= • tbtvt Tα , resolvendo-se a equação para A(t) como )()()()(,)()()()( ^^^^^^^^^^ tatUCtAtAtBbtVtaDta T −−− ==+= • (3.41) Então, um macromodelo para a saída do oscilador pode ser encontrado através da equação a seguir )()()( ^^^ tAtxCty s T += . (3.42) 46 Capítulo IV 4. Projeto de Sintetizadores de Freqüências Baseados em PLL Nesse capítulo são abordados os tópicos principais a serem avaliados no projeto de um PLL. Os fundamentos apresentados nesse capítulo são as bases para o desenvolvimento da arquitetura proposta, a qual será apresentada no capítulo 5. As equações dinâmicas do sistema são deduzidas para que possam ser empregadas posteriormente usando controle clássico. O PLL foi analisado em termos das fontes de ruído no sistema e suas influências no ruído de fase total de saída são determinadas. 4.1. Tipos de PLL Os circuitos PLLs podem ser classificados pelo tipo de técnica utilizada no projeto do seu sistema. A nomenclatura segue a ordem cronológica que as topologias foram criadas e por isso deve-se ter cuidado ao ser interpretada. Os tipos principais de PLL estão resumidos na tabela 4.1 [57]. Os PLLs ainda são divididos pela sua dinâmica, mais especificamente o número de pólos na origem do loop filter, que são designados: PLL tipo 1, o que não possui pólo na origem e tipo II, o que possui 1 pólo na origem. O PLL abordado nesse capítulo é o PLL mais empregado comumente, classificado por PLL digital por usar um PFD (Phase Frequency Detector) digital. 47 Tabela 4.1 – Tipos de PLL Tipo de PLL Detector de Fase Loop Filter Oscilador Controlado PLL linear Multiplicador analógico Filtro RC Tensão PLL digital PFD digital Filtro RC Tensão All digital PLL PFD digital Filtro digital Controlado digitalmente Software PLL Software PFD Software filter Software oscillator 4.2. Dinâmica de Sistemas PLL Fig. 4.1. Phase-locked loop (PLL) usando charge-pump, modelado como um sistema linear representado pelo ganho de cada bloco. Na Fig. 4.1 é mostrado um PLL tipo II usando charge-pump (CP). Quando o PLL é assumido como um sistema linear considera-se que o erro de fase causado pelos blocos PFD e charge-pump sejam desprezíveis. Esses blocos são digitais e teriam um modelo mais preciso no domínio-z. Os limites para essa aproximação são estabelecidos na equação 4.1 [26], [52]. No desenvolvimento da arquitetura proposta nessa tese será usado um modelo no domínio-z, devido ao loop filter digital proposto. 48 �� � � �� � � + < REF z REF c ω πω π ω ω 1 . (4.1) sendo znc ωωω /2≈ (4.2) A seguir é apresentada uma análise do loop filter usando componentes passivos. Essa configuração é muito utilizada nas configurações convencionais de PLL (Fig. 4.2). Existem outras configurações de loop filter que obtêm maior atenuação na transimpedância em altas freqüências (a freqüência depende do valor do pólo atribuído) e conseqüentemente maior redução de tons espúrios, porém exigem mais componentes passivos [53]. Fig. 4.2. Loop filter usando componentes passivos. A tensão de saída (tensão de controle do VCO) dividida por a corrente vinda do charge-pump pode ser deduzida como: 1 1 1 sC RZeq += // ( ) 21 11 21 2 11 2 11 1 1 sCsC CsR CCs CsR sC + + + = ( ) ( ) s CC CCsR CC CsR Z eq �� � � �� � � + + + + = 1 1 21 211 21 11 (4.3) sendo 11 1 CRz =ω e ( ) 211 21 CCR CC p + =ω NB: Se C1 >> C2 � 21 1 CRp =ω 49 ou s CCR CCsC CR s Zeq �� � � �� � � + + �� � � �� � � + = 211 21 2 11 1 . (4.4) Também se pode deduzir da equação do pólo que: ( ) ( )1 1 11 1 21112 − =�−=− p p CR C CCCRC ω ω 1111 2 1 −=−=� z p pCR C C ω ω ω (4.5) A função de transferência de malha aberta do PLL pode ser escrita como ( ) 21 1 ss sKK sH p z VCOD open � � � � � � � � + �� � � �� � � + = ω ω , (4.6) sendo NC IK D 12π = A equação (4.6) é importante para estudar a estabilidade do sistema para os parâmetros de projeto disponíveis. Os parâmetros são, portanto, a corrente do charge-pump (I), o ganho do VCO (KVCO), os componentes do loop filter e a razão de divisão do prescaler (N). Sendo que o KVCO e os componentes do loop filter também influem no ruído de fase de saída e N é definido pela arquitetura, então a corrente do charge-pump fica sendo um dos poucos parâmetros que podem flexibilizar o projeto. Análises importantes também podem ser obtidas da função transferência de malha fechada, que pode ser obtida por ( ) ( ) ( )sH sH sH open open closed + = 1 , resultando em: 50 � � � � � � � � � � � � � ( ) VCODpVCODz z closed KK s KK ss s sH ωω ω 32 1 1 +++ + = (4.7) Se for assumido que ωp >> ωn, sendo ωn 2 = KDKVCO, então o sistema passa a ser de segunda ordem e as aproximações clássicas podem ser aplicadas. A equação da função de transferência de malha fechada se torna: ( ) VCODz z closed KK ss s sH 2 1 1 ++ + ≈ ω ω (4.8) O tempo de estabelecimento (settling time) pode ser deduzido a partir de (4.8), através da resposta ao degrau do sistema. A seguir são mostradas as equações do tempo de estabelecimento para as três condições do transitório, dadas pelo amortecimento ζ [53]. 2 0 1 ln1 ζαζω − Δ= f ft n s para ζ < 1 0 ln1 f ft n s αζω Δ= para ζ = 1 ( ) ( ) 12 1 ln 1 1 2 0 2 2 − +−Δ −− = ζα ζζ ωζζ f f t n s para ζ > 1 (4.9) sendo f0 a freqüência de início do transitório, Δf a variação de freqüência do canal, que no caso de ts é o tunning range, α a exatidão desejada e o amortecimento é dado por z n ω ωζ 2 = . (4.10) 51 A margem de fase do sistema é [53] � � � � � � � � −�� � � �� � � = −− p c z c m tagtag ω ω ω ωφ 11 (4.11) Nota-se, a partir das equações (4.1) e (4.9) que quanto maior a largura de banda ϖc menor é o tempo de estabelecimento. Já o amortecimento, só influencia expressivamente o aumento do tempo de estabelecimento quando super-amortecido e permanecendo quase constante quando sub-amortecido. Uma comparação das três condições é ilustrada na Fig. 4.3. Observa-se que o estado sub-amortecido (underdamped) causa resultados indesejados de overshoot e na resposta em freqüência, conclui-se que ζ = 1 é o valor mais apropriado para se usar em projetos. Fig. 4.3. Análise do comportamento do sistema com a variação do amortecimento (a) no domínio do tempo (b) no domínio da freqüência. 4.3. Análise de Ruído de Fase e Espúrios em Sistemas PLL A análise a seguir tem o objetivo de representar a influência das fontes de ruído de fase do PLL no ruído de fase total de saída [54], [2]. 52 Fig. 4.4. Modelo simplificado das fontes de ruído de fase no sistema PLL. Na Fig. 4.4 estão apresentadas as fontes de ruído. Para simplificar a análise define-se G(s) como o ganho sem realimentação e O(s) o ganho em malha aberta, como dado abaixo: ( ) ( ) s sZKK sG eqVCOD= (4.12) ( ) ( ) Ns sZKK sO eqVCOD= (4.13) Sendo θo o ruído de fase de saída, podem-se deduzir as equações para a função de transferência das fontes de ruído, como a seguir: ( ) ( ) ( ) ( )sO sON Ns sZKK s sZKK eqVCOD eqVCOD ref o + = + = 1 1 θ θ (4.14) ( ) ( ) ( ) ( )sO sO K N Ns sZKK s sZK DeqVCOD eqVCO loop o + = + = 1 1 θ θ (4.15) ( ) ( )sO Ns sZKK eqVCODvco o + = + = 1 1 1 1 θ θ (4.16) 53 Todas as fontes de ruído, exceto o ruído de fase do VCO, são definidas como ruído dentro da banda (in-band noise), e têm semelhanças na resposta em freqüência, como se pode notar nas equações (4.14) e (4.15). Sendo H(s) = 1 / N e lembrando que ϖc é a freqüência de ganho unitário do sistema, pode-se representar a função de transferência do ruído de fase do sistema como ilustrado nas Fig. 4.5 e Fig. 4.6. Fig. 4.5. Função de transferência típica para o ruído dentro da banda (in-band noise) [2]. Fig. 4.6. Função de transferência típica para o ruído do VCO [2]. 54 Por fim, para resumir as influências dos ruídos mais importantes e definir um ponto ótimo para a largura de banda do loop filter, as fontes de ruído foram representadas na figura 4.7 em relação à saída do sistema. O ponto ótimo definido é o cruzamento do gráfico do ruído de fase do VCO para o do ruído da freqüência de referência referida à saída, sendo que Fref / R é a menor freqüência encontrada na entrada. Fig. 4.7. Determinação do ponto ótimo para a largura de banda do PLL em termos de ruído de fase de saída [2]. 55 Capítulo V 5. Sintetizador de Freqüência com Dual-Path e Técnicas Híbridas Analógicas e Digitais Aplicadas ao Loop-Filter Nesse capítulo é descrita a arquitetura do PLL proposto e é apresentado o desenvolvimento teórico da nova topologia. A estabilidade do sistema é analisada para definir a topologia e para projetar os parâmetros dos blocos do PLL. Será visto que a aplicação de controle digital viabiliza uma metodologia de projeto para a arquitetura proposta. O acumulador utilizado e os demais blocos digitais empregados no projeto apresentam baixa complexidade. O sintetizador desenvolvido nesse trabalho é proposto para ter custo baixo e pouca complexidade. 5.1. Descrição da Arquitetura A arquitetura de PLL proposta utiliza técnicas de dual-path para realizar um PLL cuja tensão de controle do VCO seja mista, composta de uma tensão de controle analógica e um barramento digital. O laço digital não possui charge-pump, e em seu lugar, a saída do PFD (Phase Frequency Detector) digital é amostrada e injetada em um contador crescente/decrescente. Neste contador digital são aplicadas todas as técnicas necessárias para o funcionamento da topologia e para aumentar a seu desempenho em relação às convencionais. O barramento pode ser aplicado ao VCO sem a necessidade de um conversor D/A propriamente dito, como no caso dos osciladores digitalmente controlados (DCO) [55]. A Fig. 5.1 ilustra a topologia proposta. 56 Fig. 5.1. Arquitetura do PLL proposto; laço analógico: PFD digital, charge-pump e componentes RC; laço digital: PFD digital, amostragem da diferença de fase, contador crescente / decrescente e conversor D/A. 5.2. Dual Path Loop Filter A topologia representada na Fig. 5.2 é utilizada para resolver problemas em projetos que precisam de capacitores grandes no loop filter [6]. Fig. 5.2. Operação do dual-path loop filter usando componentes passivos [6]. 57 O circuito pode ser equacionado como a seguir: ( )[ ] ( )211 211 21 1 1 21 1 1 1 CsRsC CBCsRI CsR RBI sC I VVV cpcpcp ctr + ++ = + +=+= (5.1) Verifica-se que o zero dessa topologia é dado pela equação abaixo: ( )211 1 CBCRz + =ω (5.2) Sendo que o pólo em malha aberta é o mesmo que no circuito de loop filter convencional (ver capítulo 4), o escalonamento da corrente do charge-pump é equivalente a reduzir o capacitor C1 na mesma proporção, como se verifica na equação (5.2). Apesar de se obter uma grande vantagem nessa redução, muitas desvantagens são ocasionadas. O escalonamento da corrente resulta em corrente baixa no laço de integração, o que aumenta proporcionalmente o ruído. Outro problema é o aumento da ondulação (ripple) na tensão de controle, causado pela queda na tensão do laço RC. Um dos objetivos de se usar técnicas digitais no laço de integração é resolver esses problemas. 5.2.1. Estudo da Estabilidade Algumas topologias foram avaliadas, em termos de estabilidade, antes de se definir a topologia atual para o uso das técnicas de dual-path. Determinaram-se três soluções, que foram analisadas em tempo contínuo. Deve ser considerado que o integrador analógico s K 2 será substituído por um integrador digital no decorrer do desenvolvimento da arquitetura. 58 Soluções para o Loop Filter - Solução 1 ( ) s K aK s K s asK s K �� � � �� � � + + =++ 1 2 11 2 1 2 K aK z + =ϖ , PLL de 2a ordem; rápido, mas não adequado para supressão de tons espúrios. - Solução 2 ( ) ( ) ( )bss KK aK s KK as K s K + �� � � �� � � + + += + + 21 2 21 12 21 2 KK aK z + =ϖ , um PLL de 3a ordem com um pólo extra para supressão de tons espúrios. - Solução 3 ( ) ( ) ( ) ( )bss bKsKaKsK bs asK s K + +++ = + ++ 221 2 1 1 2 um PLL de 3a ordem com um zero extra; está entre PLL de 2a e 3a ordem. O PLL foi simulado no domínio da fase para um ωC de aproximadamente 1 rad/s. Alguns programas de MATLAB são usados para projetar o loop antes das simulações no Simulink (ver apêndices A1 e A2). Fig. 5.3 e Fig. 5.4 mostram o lugar das raízes, margem de fase, ωC e o diagrama de Bode para a solução 1. A área pontilhada representa ts = 1s e um overshoot de 5 %. As simulações no Simulink são apresentadas nas Fig. 5.5 e Fig. 5.6. 59 Fig. 5.3. Lugar das raízes da solução 1 para 2 pólos na origem e um zero alocado em 0.7 rad/s. Fig. 5.4. Resultados no MATLAB para solução 1 em malha aberta, margem de fase e diagrama de Bode. 60 Fig. 5.5. Esquemático no Simulink da solução 1 para b = 0.1. Fig. 5.6. Resposta ao degrau unitário. As mesmas análises foram realizadas para solução 2 e estão ilustradas nas Fig. 5.7 à Fig. 5.10. Nessas análises foram considerados a margem de fase, resposta em freqüência, sendo que houve maior ênfase na freqüência de ganho unitário e no sobre-sinal da resposta em malha fechada. Após realizar a análise de estabilidade para as três soluções conclui-se que a solução 2, além de ser mais adequada para supressão de tons espúrios, também proporciona mais escalonamento dos dispositivos passivos quando for aplicada a técnica digital ao laço integrador. 61 Fig. 5.7. Lugar das raízes da solução 2 para 1 pólo na origem, um pólo em –4 rad/s e um zero alocado em -0,25 rad/s. Fig. 5.8. Resultados no MATLAB para solução 2 em malha aberta, margem de fase e diagrama de Bode. 62 Fig. 5.9. Esquemático no Simulink da solução 2 para a = 0,25 e b = 4 (a) com componentes passivos (b) usando um laço digital. (a) (b) Fig. 5.10. Resposta ao degrau para o loop filter (a) contínuo (b) usando um laço discreto com período de amostragem de 0.1 s. 63 5.3. Blocos Usados nas Simulações Apesar da modelagem que foi empregada no detector de fase (PFD) não representar precisamente os atrasos e não-linearidades dos dispositivos os resultados de simulação de transitório obtidos dessa forma permitem uma análise teórica suficiente para prever o comportamento do sistema em regime transiente. Os blocos que foram usados no Simulink estão apresentados abaixo. Fig. 5.11. O PLL simulado no Simulink usando um laço digital TK2/(z-1), como na solução 2. Fig. 5.12. PFD usado no laço analógico. 64 Fig. 5.13. PFD digital e um contador crescente/decrescente utilizado como loop filter digital (Delay1 = T). Fig. 5.14. O acumulador discreto empregando um contador crescente/decrescente e um conversor D/A. O número de bits do contador depende do projeto do loop filter. 5.4. Projeto do Loop Filter Híbrido usando Emulação Como o projeto do loop filter não utiliza técnicas de controle digital, mas sim, a emulação de um integrador analógico, o projeto do PFD utiliza a amostragem da defasagem de entrada em uma freqüência algumas vezes maior que a de entrada. Caso fosse usado algum tipo de algoritmo no processamento digital do loop filter, 65 não haveria a necessidade da freqüência de amostragem ser alta. Todavia, o objetivo nessa arquitetura é de reduzir a área e a complexidade do projeto, obtendo uma metodologia de projeto usando um circuito relativamente simples. O circuito da Fig. 5.15 é um exemplo de circuito que gera pulsos na entrada do contador. Quanto maior a freqüência de amostragem, maior deverá ser o número de bits do contador para representar um mesmo ganho. Fig. 5.15. Bloco que gera pulsos para amostrar a diferença de fase. O número de bits do contador pode ser encontrado através da equação do valor máximo do contador, como a seguir. máxCo = tuning range / (KVCO×Kdig), (5.3) sendo máxCo o valor máximo da saída do contador e Kdig é o ganho do laço digital. Por exemplo, se Δf = 5.1 MHz, K'2 = 0.25/4, T = 7.5×10-10, N = 1 e ωn = 2π×25 kHz, o máxCo é 93572.4519, o que significa 17 bits. 5.4.1. Amostragem da Diferença de Fase Foi verificado, que na amostragem da diferença de fase, o primeiro pulso só deveria ser tomado após um período de amostragem completo (Fig. 5.16), deste modo, somando-se o valor correspondente da defasagem amostrada. 66 Fig. 5.16. Modo utilizado na amostragem da diferença de fase. Além disso, quando esse critério não é considerado, e um pulso é gerado no momento em que a defasagem é detectada, um dado errado pode ser tomado. O circuito gerador de pulsos corrigido é mostrado na Fig. 5.17. Essa modelagem demonstrou uma redução na ondulação do sinal de controle do VCO quando os dois modelos (Fig. 5.15 e Fig. 5.17) foram comparados em simulações. No capítulo VI verifica-se que efeitos conhecidos, para o PFD e charge-pump, podem ser correlacionados ao loop filter digital pelos atrasos usados nas células propostas. Verifica-se que quando a defasagem é menor que T, a precisão na detecção começa a cair proporcionalmente. Isso provoca efeitos indesejáveis, como ripple e tons espúrios. Dessa característica poderia derivar uma técnica onde se aumenta a definição do acumulador (integrador digital usando o contador crescente/decrescente) gradativamente no momento em que o PLL está quase Fig. 5.17. Bloco que gera pulsos para amostrar a diferença de fase modificado 67 sincronizando com o objetivo de reduzir o erro de fase até a precisão necessária, porém isso aumentaria a complexidade e área do projeto. Essa possibilidade foi levantada no início dos estudos, mas foi descartada, pois exigiria um algoritmo para controlar automaticamente o sistema. A função de transferência do laço digital pode ser deduzida pelos passos a seguir: A equação de diferenças do contador pode ser escrita como [ ] [ ] [ ]1−+= KyKxKy (5.4) e a transformada Z dessa equação pode ser usada para determinar a sua função de transferência e, portanto ( ) ( ) ( ) ( )( ) ( )zXzzYzzYzXzY =−�+= −− 11 1 ( ) ( ) ( )1− = z z zX zY . (5.5) Definindo-se [ ]Ku0φφ =Δ e 2π como um período da freqüência de referência, a tensão correspondente a defasagem em função do tempo é dada como a seguir. [ ] [ ]KKTuKKTV digout π φ 2 0= (5.6) e a resposta ao impulso do sistema e sua função de transferência ficam [ ] [ ]KuTKKTh dig π2 = (5.7) ( ) ( ) ( )120 − == Δ z zTK zHzV digout πφ . (5.8) Usualmente, o projeto do controlador digital usando emulação é obtido através de três etapas [58]: primeiro se projeta o controlador no domínio contínuo 68 usando o plano-s, o projeto usando controle linear é mais conhecido e tradicionalmente usado pelos projetistas, sendo esse o motivo do uso da emulação. Depois, usando a transformada bilinear, dada por z = e sT, transfere-se os pólos e zeros do controlador para o plano-z discreto. Em uma última etapa, o ganho do controlador discreto é determinado, concluindo-se o processo. Devido ao fato de que nesse método os conversores ADC e DAC são desconsiderados, o processo só atinge precisão se T for suficientemente pequeno para que não ocorra discrepância entre o controlador contínuo e o discreto. No projeto do PLL proposto, utiliza-se um integrador contínuo para emular o integrador da equação (5.5) e depois o ganho encontrado, usando controle linear para atingir as especificações do sistema, deve ser passado para o acumulador digital. 5.4.2. Equacionamento do Loop Filter Híbrido Analógico e Digital O loop filter analógico+digital foi equacionado, considerando a aproximação para um sistema contínuo [52]. A equação que relaciona os laços analógico e digital pode ser deduzida como abaixo. Se a parte analógica do loop filter for definida como mostrado na Fig. 5.18, sua função de transferência será �� � � �� � � + = 21 2 1 1 CR sC Zeq . (5.9) O acumulador pode ser aproximado como ( ) s K z TK 22 1 ⇔ − (considerando que um conversor D/A foi empregado). Fazendo 2 ' 22 sC K s K = para relacionar os laços analógico e digital na equação, o loop filter analógico + digital pode ser deduzido como 69 Fig. 5.18. Representação dos laços que compõem a tensão de controle do VCO. ( ) ( ) �� � � �� � � + �� � � �� � � + + +=+ �� � � �� � � + 21 2 ' 2 ' 121 ' 2 ' 2 ' 1 2 ' 2 21 2 ' 1 11 CR ssC KKCR Ks KK sC K CR sC K (5.10) Se C1/C2 = K'2 e (K'1+ K'2) = 1 a equação (5.10) se torna exatamente como a deduzida para o loop filter convencional do PLL de 3a ordem, deduzida no capítulo 4 e repetida abaixo �� � � �� � � + �� � � �� � � + = 21 2 11 1 1 CR ssC CR s Zeq . (4.4) 70 Comparando as duas equações, obtém-se: 1 2 1 sCs K ≈ . Esse resultado significa que o capacitor C1 foi trocado por um acumulador digital. Deve-se observar que essa coclusão só é válida para ζ = 1 se, e somente se, K'1 = 3,75/4 e K'2 = 0,25/4, pois C2/C1 = K'2 = 1/16. Entretanto, esse resultado foi baseado em equações aproximadas, e, a rigor, existem outros fatores a se considerar no cálculo. Conclui-se que o valor do ganho do laço digital pode ser encontrado a partir de (4.6), como: 12 ' 2 2 2 1' 22 C TI C TIK KC CTNKK cpcp VCO n dig === ϖπ (5.4) Essa equação leva em conta que um sistema superamortecido tenha sido usado. Grosseiramente, o aumento do capacitor em um loop filter analógico, por exemplo C1, é proporcional ao aumento da área, enquanto que o dual-path loop filter necessita adicionar 1 bit/flip-flop para cada divisão por 2, ou seja, a relação entre o aumento de flip-flops e a divisão é log2(relação de divisão). Assim, a topologia apresenta uma vantagem quando a supressão de espúrios é requerida ou o aumento do tuning range. 5.4.3. Técnica para Redução de Tons Espúrios No PLL proposto foi empregada uma técnica para realizar a supressão de tons espúrios ao mesmo tempo em que se minimiza o tempo de estabelecimento. Nessa técnica, o loop filter digital possui no mínimo dois estados de operação que determinam a largura de banda do loop filter (ωc). Quando o PLL está quase sincronizado, a banda é reduzida para obter supressão de espúrios e quando a freqüência é comutada, a banda passa a ser mais larga para que o tempo de estabelecimento seja mais rápido. 71 Fig. 5.19. Técnica aplicada ao loop filter digital para controle do ganho. A largura de banda do loop filter pode ser alterada manipulando-se o ganho do laço digital. Uma solução para aplicar este tipo de técnica ao laço digital é aplicar chaves (multiplexadores) para acrescentar bits menos significativos ao contador. Como resultado, o contador original tem a sua freqüência de clock de entrada dividida, cada bit acrescentado divide o ganho por dois. A Fig. 5.19 ilustra esta técnica. A adição de bits extras ao conversor D/A durante o transiente pode ser realizada somando-se os bits extras com peso reduzido, isto é, se 4 bits fossem acrescentados, por exemplo, os pesos seriam 2-1, 2-2, 2-3 e 2-4. 5.4.4. Projeto da Estabilidade Para garantir que a arquitetura atinja a exatidão necessária para atender a especificação do padrão de comunicação, pode-se controlar a resolução do sistema através da técnica citada. Por exemplo, se a exatidão precisa ser de 30 ppm, e o tunning range é de 40 MHz, a resolução será de 1200 Hz. Para um KVCO de 100 MHz/V a resolução da tensão de controle é de 12 μV, então, se 72 T = 7,5×10-10, C1 = 250pF e Icp = 60μA, o ganho do laço digital é dado por 4 1 108.1 −×== C TIKdig . Dividindo-se a resolução de tensão pelo ganho para encontrar o valor de cada bit, verifica-se que o valor encontrado, que no caso desse exemplo, é de 6,67e-2, é menor que a unidade, ou seja, seria necessário um bit com peso de 2-4 para ser compatível com a resolução desejada. A ondulação na tensão de controle causada pela baixa resolução empregada no projeto é um desafio para o desenvolvimento teórico e a implementação da arquitetura. O dual-path loop filter proposto usa o detector de fase digital convencional com amostragem da defasagem detectada. Verificou-se, em simulações de transiente, que aumentar o amortecimento quando o PLL está sincronizado, ao mesmo tempo em que a largura de banda do sistema é feita mais estreita, reduziu a ondulação na saída. Com a técnica empregada, o aumento do amortecimento não prejudica o tempo de estabelecimento, como explicado anteriormente. O amortecimento (ζ) pode ser aumentado aplicando (5.10) e as equações: ζ = ωn / 2ωz (5.11) ωc ≅ ωn 2 / ωz . (5.12) Pode-se proceder aumentando-se a relação entre ωz e ωp, pois se K2' é reduzido, então ωz também diminui. Ao mesmo tempo, se K1' for reduzido, então obtém-se também aumento do amortecimento e da estabildade. As mudanças são mostradas na tabela I. Tabela I Parâmetros Durante o transitório Quase sincronizado ωc 2π×50 kHz 2π×12.5 kHz ωn 2π×25 kHz 2π×6.25 kHz ωp 2π×200 kHz 2π×50 kHz 73 Se no momento do chaveamento K2' for dividido por 8 e ωn (o ganho) por 4, o zero sofrerá uma variação de ωz = 2π×12.5 kHz para ωz = 2π×1.6129 kHz. A