Performance characterization of page fault handling in modern persistent memory systems

Abstract

Persistent memory (PM) is a non-volatile, byte-addressable, memory technology that has good performance and fast response times. However, its persistence presents many additional challenges to software, where transactions have been used as an essential mechanism. State-of-the-art solutions employ hardware transactions to manage PM. These solutions usually make use of DRAM as a PM cache with an approach that improves overall transactions and recovery scalability compared to previous attempts. However, most current systems lack support for cases where PM has larger capacities than DRAM. In fact, most of the proposed systems do not even analyze the performance impacts of having insufficient DRAM space. Therefore, this study presents a detailed analysis of PM systems under DRAM limitations as well as proposes a flexible paging framework that is not constrained by hardware and kernel limitations. The experiments show that our paging framework has a significant performance improvements over swap in limited DRAM scenarios, with throughput improvements of up to 152% in tested configurations.

Memória persistente (PM) é uma tecnologia de memória não volátil, endereçável por bytes, que apresenta bom desempenho e tempos de resposta rápidos. No entanto, sua persistência apresenta muitos desafios adicionais ao software, onde as transações têm sido usadas como um mecanismo essencial. Soluções de última geração empregam transações de hardware para gerenciar PM. Essas soluções geralmente utilizam DRAM como cache de PM, com uma abordagem que melhora a escalabilidade geral das transações e da recuperação em comparação com tentativas anteriores. No entanto, a maioria dos sistemas atuais não oferece suporte para casos em que a PM possui capacidades maiores que a DRAM. De fato, a maioria dos sistemas propostos não sequer analisa os impactos no desempenho de ter espaço de DRAM insuficiente. Portanto, este estudo apresenta uma análise detalhada de sistemas de PM sob limitações de DRAM, bem como propõe uma estrutura de paginação flexível que não é restringida por limitações de hardware e kernel. Os experimentos mostram que nossa estrutura de paginação apresenta melhorias significativas de desempenho em relação à troca em cenários de DRAM limitada, com melhorias de throughput de até 152% nas configurações testadas.