Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware

Página do item simplificado
dc.contributor.advisorMarranghello, Norian [UNESP]
dc.contributor.authorOliveira, Tiago de [UNESP]
dc.contributor.institutionUniversidade Estadual Paulista (Unesp)
dc.date.accessioned2014-06-11T19:30:51Z
dc.date.available2014-06-11T19:30:51Z
dc.date.issued2008-02-26
dc.description.abstractO objetivo desta tese é o desenvolvimento de uma arquitetura multiprocessada e reconfiguravel que permita a implementação física de sistemas de controle descritos por meio de Redes de Petri coloridas de arcos constantes T-temporizadas e que possuam pro- babilidade de disparo nas transições. A arquitetura pode ser utilizada para implementar sistemas de controle (e n~ao para a avaliacao das propriedades da Rede de Petri), permi- tindo a implementacao física por meio de mapeamento tecnologico diretamente no nível comportamental, sem a necessidade de se utilizar um processo de síntese de alto nível para descrever o sistema em equações booleanas e tabelas de transição de estados. A arquitetura é composta por um arranjo de blocos de configuracao denominados BCERPs, por blocos reconfiguráveis denominados BCGNs e por um sistema de comunicacão, implementado por um conjunto de roteadores. Os blocos BCERPs podem ser configurados para implementar as transições da Rede de Petri e seus respectivos lugares de entrada. Blocos BCGNs são utilizados pelos blocos BCERPs para a geração de numeros pseudo-aleatorios. Estes numeros podem definir a probabilidade de disparo das transições e tambem podem ser usados no processo de resolução de conflito, que ocorre quando uma transição possuir um ou mais lugares de entrada compartilhados com outras transições. O sistema de comunicacão possui uma topologia de grelha, tendo como principal função o roteamento e armazenamento de pacotes entre os blocos de configuração. Os roteadores e blocos de configuração BCERPs e BCGNs foram descritos em VHDL e implementados em FPGAs.pt
dc.description.abstractThe goal of this thesis is to develop a reconfigurable multiprocessed architecture that allows the physical implementation of systems described by T-timed colored Petri nets with constant arcs having transitions with firing probabilities. The architecture can be used to implement control systems (not to evaluation Petri net properties). With this architecture, physical implementation of systems can be achieved through technology mapping directly from behavioral level, without the need to go through an expensive high level synthesis process to describe the system into boolean equations and state transition tables. The architecture comprises an array of configuration blocks named BCERPs; reconfigurable blocks named BCGNs; and a communication system implemented using a set of routers. BCERP blocks can be configured to implement Petri net transitions as well as the corresponding input places. BCGN blocks are used by BCERPs for pseudo random number generation. These numbers can define transitions firing probabilities. They can also be used for conflit resolution, which happens when two or more transitions share one or more input places. The communication system presents a grid topology. Its main functions are packet storage and routing among configuration blocks. The routers, BCGNs and BCERPs configuration blocks were described in VHDL and implemented in FPGAs.en
dc.description.sponsorshipConselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq)
dc.format.extent229 f. : il. (algumas color.)
dc.identifier.aleph000555168
dc.identifier.capes33004099080P0
dc.identifier.citationOLIVEIRA, Tiago de. Desenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardware. 2008. 229 f. Tese (doutorado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2008.
dc.identifier.fileoliveira_t_dr_ilha.pdf
dc.identifier.lattes2098623262892719
dc.identifier.orcid0000-0003-1086-3312
dc.identifier.urihttp://hdl.handle.net/11449/100361
dc.language.isopor
dc.publisherUniversidade Estadual Paulista (Unesp)
dc.rights.accessRightsAcesso aberto
dc.sourceAleph
dc.subjectArquitetura de computadorpt
dc.subjectRedes de petript
dc.subjectSíntese de sistemaspt
dc.subjectArquitetura reconfigurávelpt
dc.subjectReconfigurable architectureen
dc.subjectFPGAen
dc.subjectSystem synthesisen
dc.subjectPetri netsen
dc.titleDesenvolvimento de uma arquitetura multiprocessada e reconfigurável para a síntese de redes de Petri em hardwarept
dc.typeTese de doutorado
unesp.advisor.lattes2098623262892719
unesp.advisor.orcid0000-0003-1086-3312
unesp.campusUniversidade Estadual Paulista (Unesp), Faculdade de Engenharia, Ilha Solteirapt
unesp.graduateProgramEngenharia Elétrica - FEISpt
unesp.knowledgeAreaAutomaçãopt

Arquivos

Pacote Original
Agora exibindo 1 - 1 de 1
Imagem de Miniatura
Nome:
oliveira_t_dr_ilha.pdf
Tamanho:
1.77 MB
Formato:
Adobe Portable Document Format
Baixar

Coleções

Teses - Engenharia Elétrica - FEIS