Desenvolvimento de um sintetizador de freqüência de baixo custo em tecnologia CMOS
| dc.contributor.advisor | Oki, Nobuo [UNESP] | |
| dc.contributor.author | Oliveira, Vlademir de Jesus Silva [UNESP] | |
| dc.contributor.institution | Universidade Estadual Paulista (Unesp) | |
| dc.date.accessioned | 2014-06-11T19:30:32Z | |
| dc.date.available | 2014-06-11T19:30:32Z | |
| dc.date.issued | 2009-11-25 | |
| dc.description.abstract | Nesta tese, propõe-se um sintetizador de freqüência baseado em phase locked loops (PLL) usando uma arquitetura que utiliza um dual-path loop filter, constituído de componentes passivos e um integrador digital. A proposta é empregar técnicas digitais, para reduzir o custo da implementação do sintetizador de freqüência, e flexibilizar o projeto do loop filter, para possibilitar que a arquitetura opere em uma faixa de freqüência larga de operação e com redução de tons espúrios. O loop filter digital é constituído de um contador crescente/ decrescente cujo clock é proveniente da amostragem da diferença de fase de entrada. As técnicas digitais aplicadas ao loop filter se baseiam em alterações da operação do contador, em tempos pré-estabelecidos, os quais são controlados digitalmente. Essas técnicas possibilitam reduzir o tempo de estabelecimento do PLL ao mesmo tempo em que problemas de estabilidade são resolvidos. No desenvolvimento da técnica de dual-path foi realizado o estudo de sua estabilidade, primeiramente, considerando a aproximação do PLL para um sistema linear e depois usando controle digital. Nesse estudo foram deduzidas as equações do sistema, no domínio contínuo e discreto, tanto para o projeto da estabilidade, quanto para descrever o comportamento do PLL. A metodologia top-down é usada no projeto do circuito integrado. As simulações em nível de sistema são usadas, primeiramente, para as criações das técnicas e posteriormente para a verificação do seu comportamento, usando modelos calibrados com os blocos projetados em nível de transistor. O circuito integrado é proposto para ser aplicado em identificação por rádio freqüência (RFID) na banda de UHF (Ultra High Frequency), usando multi-standard, e deve operar na faixa de 850 MHz a 1010 MHz. O sintetizador de freqüência foi projetado na tecnologia CMOS... | pt |
| dc.description.abstract | In this thesis, a frequency synthesizers phase locked loops (PLL) based with an architecture that uses a dual-path loop filter consisting of passive components and a digital integrator are proposed. The objective is to employ digital techniques to reduce the implementation cost and get loop filter design flexibility to enable the architecture to have a large tuning range operation and spurious reduction. The digital loop filter is based in an up/down counter where the phase difference is sampled to generate the clock of the counter. The techniques applied in the digital path are based in digitally controlled changes in the counter operation in predefined time points. These techniques provide PLL settling time reductions whiling the stability issues are solved. The stability study of the proposed dual path has been developed. First the linear system approximation for the PLL has been assumed and then employing digital control. The continuous and discrete time equations of architecture were derived in that study applied to stability design as well as to describe the architecture behavior. The top-down methodology has been applied to the integrated circuit design. In the beginning, the system level simulations are used for the techniques creation and then the behavioral models that were calibrated with transistor level blocks are simulated. The application of the circuit is proposed to Radio Frequency Identification (RFID) using UHF (Ultra High Frequency) band for multi-standards application and will operate in range of 850 MHz to 1010 MHz. The proposed frequency synthesizer has been designed in the AMS 0.35 μm CMOS technology with 2V power supply. A 300 μs of settling time and 140 Hz of resolution was obtained in simulations. The proposed frequency synthesizer have low complexity and shown a reference noise suppression about 45.6 dB better than the conventional architecture | en |
| dc.description.sponsorship | Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) | |
| dc.format.extent | 163 f. : il. | |
| dc.identifier.aleph | 000623169 | |
| dc.identifier.capes | 33004099080P0 | |
| dc.identifier.citation | OLIVEIRA, Vlademir de Jesus Silva. Desenvolvimento de um sintetizador de freqüência de baixo custo em tecnologia CMOS. 2009. 163 f. Tese (doutorado) - Universidade Estadual Paulista, Faculdade de Engenharia de Ilha Solteira, 2009. | |
| dc.identifier.file | oliveira_vjs_dr_ilha.pdf | |
| dc.identifier.lattes | 1525717947689076 | |
| dc.identifier.uri | http://hdl.handle.net/11449/100280 | |
| dc.language.iso | por | |
| dc.publisher | Universidade Estadual Paulista (Unesp) | |
| dc.rights.accessRights | Acesso aberto | |
| dc.source | Aleph | |
| dc.subject | Sintetizadores de frequencia | pt |
| dc.subject | Circuitos integrados | pt |
| dc.subject | CMOS | pt |
| dc.subject | PLL | pt |
| dc.subject | Frequency synthesizer | en |
| dc.subject | CMOS | en |
| dc.subject | Analog and mixed-signal circuits | en |
| dc.subject | Integrated circuits | en |
| dc.subject | PLL | en |
| dc.subject | Digital techniques | en |
| dc.subject | RF | en |
| dc.title | Desenvolvimento de um sintetizador de freqüência de baixo custo em tecnologia CMOS | pt |
| dc.type | Tese de doutorado | |
| unesp.author.lattes | 1525717947689076 | |
| unesp.campus | Universidade Estadual Paulista (Unesp), Faculdade de Engenharia, Ilha Solteira | pt |
| unesp.graduateProgram | Engenharia Elétrica - FEIS | pt |
| unesp.knowledgeArea | Automação | pt |
| unesp.researchArea | Controle e instrumentação eletrônica | pt |
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