Projeto de um regulador linear de baixa queda de tensão utilizando dispositivos nanofios de porta ômega

Abstract

Os transistores de nanofios de porta ômega (Ω-gate) surgiram como uma possível evolução dos dispositivos FinFETs, pois, devido à sua estrutura cilíndrica, apresentam um melhor acoplamento eletrostático entre porta e canal, o que resulta em um menor efeito de canal curto e maior imunidade a radiação. Além disso, alguns estudos indicam que esses transistores são adequados para aplicações analógicas de alto ganho e alta frequência. O regulador linear de baixa queda de tensão (LDO) é um bloco analógico comumente utilizado no desenvolvimento de circuitos integrados. Normalmente ele é utilizado com o intuito de atenuar uma possível oscilação na tensão de alimentação, fornecendo uma tensão de saída estável para polarizar os demais blocos do circuito integrado. Neste trabalho, o regulador linear de baixa queda de tensão foi projetado utilizando transistores de nanofio com porta ômega considerando a metodologia de gm/ID. Esses transistores foram medidos experimentalmente e modelados utilizando o método da Look Up Table (LUT) e descrição em Verilog-A. A validação do modelo dos transistores foi realizada considerando que o erro do modelo fosse inferior a 1% e só então os LDOs foram projetados considerando gm/ID de 7V-1 e 8V-1 com capacitâncias de carga de 10pF e 100pF com capacidade de fornecer uma corrente de saída de 100μA e tensão de saída de 1,5V. Os transistores do LDO polarizados com gm/ID igual a 8V-1 apresentaram melhores resultados que o projetado com gm/ID igual a 7V-1, atingindo um ganho de malha de 52,2dB, um produto ganho-largura de banda (GBW) de 5,9MHz para carga de 10pF, com a regulação de carga de 27V/A e a rejeição da fonte de alimentação (PSR) de 41dB. Com intuito de realizar uma comparação com uma tecnologia similar, foi utilizado um LDO desenvolvido com transistores de nanofio vertical MOSFET de porta ao redor (V-GAANW) polarizados em gm/ID de 8V-1 e com a mesma carga de 10pF reportado em [35] . Ao se comparar o LDO projetado com nanofios verticais com o desenvolvido com nanofios de porta ômega, com gm/ID de 8V-1e carga de 10pF, o LDO desenvolvido com transistores ômega obteve melhor resultado em todas as figuras de mérito. Além disso, uma análise da influência da variação de gm/ID (de 5V⁻¹ a 16V⁻¹) revelou que o ganho do amplificador de erro (AEA) cresce com gm/ID, melhorando a regulação de carga. Onde para 16V-1 obteve-se um AEA de 51,9 dB, resultando numa regulação de carga de 1,62V/A. O ganho de malha aberta também cresce com gm/ID melhorando a regulação de linha. Para gm/ID igual a 16V⁻¹, o ganho de malha aberta atingiu 82,67dB, proporcionando uma PSR de -80,42dB e uma regulação de linha de 0,09 mV/V. Entretanto, observou-se que o aumento de gm/ID reduz a largura de banda da PSR de 17 kHz para 5V-1 até 80Hz para 16V-1, evidenciando um compromisso entre rejeição de fonte e resposta em frequência. A análise da tensão de alimentação (VDD) mostrou que sua redução impacta diretamente a faixa utilizável de gm/ID, podendo comprometer o funcionamento do LDO caso transistores críticos saiam da saturação ou se desliguem. Assim, torna-se essencial equilibrar a escolha de VDD e a polarização dos transistores para otimizar o desempenho do regulador. Os resultados obtidos destacam os transistores nanofios de porta ômega como uma alternativa eficiente para a implementação de LDOs em tecnologias avançadas, garantindo alta performance e eficiência energética.

Omega-gate nanowire transistors (Ω-gate) have emerged as a potential evolution of FinFET devices due to their structure, which offers better electrostatic coupling between the gate and the channel. This good electrostatic coupling results in reduced short-channel effects, greater radiation immunity, and, makes these transistors suitable for high-gain and highfrequency analog applications. The low dropout voltage regulator (LDO) is a frequently used analog block in integrated circuit design, since it is employed to mitigate potential oscillations in the supply voltage, thereby providing a stable output voltage to bias other blocks of the integrated circuit. In this work, the low dropout voltage regulator was designed using omegagate nanowire transistors, following the gm/ID methodology. These transistors were experimentally measured and modeled using Verilog-A language and the Look-Up Table (LUT) method. The transistor model validation was performed, ensuring that the error between model and measurement was less than 1%, and after that the LDOs were designed with gm/ID values of 7V-1 and 8V-1, load capacitances of 10pF and 100pF, with the capacity to supply an output current of 100μA and an output voltage of 1.5V. The transistors in the LDO biased with gm/ID equal to 8V-1 present better results compared to those designed with gm/ID of 7V-1, achieving a loop gain of 52.2dB, a gain-bandwidth product (GBW) of 5.9MHz for a 10pF load, a power supply rejection ratio (PSR) of 41dB and load regulation of 27V/A. For comparison with a similar technology, an LDO developed with vertical gate-all-around nanowire MOSFET transistors (V-GAANW) polarized at gm/ID of 8V-1 and with the same 10pF load, as reported in [34], was used. When comparing the LDO designed with vertical nanowires to the one developed with omega-gate nanowires with gm/ID of 8V-1 and a 10pF load, the LDO developed with omega-gate transistors performed better in almost all figures of merit. Only the power supply rejection (PSR) rate was superior in the previous design using vertical gate-all-around nanowires. Furthermore, an analysis of the influence of gm/ID variation (from 5V⁻¹ to 16V⁻¹) revealed that the error amplifier gain (AEA) increases with gm/ID, improving load regulation. For gm/ID equal to 16V⁻¹, an AEA of 51.9 dB was achieved, resulting in a load regulation of 1.62 V/A. The open-loop gain also increases with gm/ID, enhancing line regulation. At gm/ID equal to16V⁻¹, the open-loop gain reached 82.67 dB, providing a PSR of -80.42 dB and a line regulation of 0.09 mV/V. However, it was observed that increasing gm/ID reduces the PSR bandwidth, decreasing from 17 kHz at 5V⁻¹ to 80 Hz at 16V⁻¹, highlighting a trade-off between power supply rejection (PSR) and frequency response.The analysis of supply voltage (VDD) showed that its reduction directly impacts the usable range of gm/ID, potentially compromising the LDO's operation if critical transistors exit saturation or turn off. Therefore, it is essential to balance the selection of VDD and transistor biasing to optimize regulator performance. The obtained results highlight Ω-gate nanowire transistors as an efficient alternative for LDO implementation in advanced technologies, ensuring high performance and energy efficiency.