Estudo teórico e experimental de transistores de múltiplas portas fabricados em estruturas de nanofios

Abstract

The technological advancement of semiconductor devices is based on increasing their scalability over the years, ensuring greater performance of electronic circuits and better utilization of the occupied area by integrated circuits. However, with the continuous reduction of the devices, effects such as loss of gate control over the charges in the channel and the influence of drain bias on the threshold voltage, known as short channel effects (SCE), started appearing. The SOI (Silicon-Over-Insulator) technology allowed for a greater reduction of the dimensions of the transistors due to their greater immunity to the SCE. Continuing the technological evolution, 3D transistors have emerged, further enhancing the performance of integrated circuits (the most modern comercially) and enabling the fabrication of even smaller devices. However, it is necessary to study new technologies for the continuation of technological progress, and in this scenario, silicon nanowires appear as one of the alternatives to this evolution. In this work, it was analyzed the digital and analog parameters of Ω-gate nanowires and evaluated digital parameters such as subthershold slope, threshold voltage, maximum transconductance and Drain-Induced Barrier Lowering (DIBL). When evaluating its switching efficiency, represented by subthreshold slope, it was noted that the Ω gate nanowire reaches SS values close to the theoretical limit (60 mV/dec), at room temperature, of the MOSFET technology. By observing the maximum transconductance values, threshold voltage and DIBL, it was possible to analyze indications that the shortest devices were losing the electrostatic control, possibly because of the SCE. The largest and shortest devices presented the worst performance in the case of digital applications, but the narrowest devices showed good results such as high maximum transconductance, low threshold voltage variation with respect to the...

O avanço tecnológico de dispositivos semicondutores baseia-se no aumento da sua escalabilidade com o passar dos anos, garantindo maior desempenho dos circuitos eletrônicos e melhor aproveitamento da área ocupada pelos circuitos integrados. Contudo, com a contínua redução dos dispositivos, surgiram efeitos como perda do controle da porta sobre as cargas no canal e influência da polarização do dreno na tensão de limiar, conhecidos como efeitos de canal curto (SCE). Por sua vez, a tecnologia SOI (Silício-Sobre-Isolante) permitiu uma maior redução das dimensões dos transistores devido à sua maior imunidade aos efeitos de canal curto. Dando continuidade à evolução tecnológica, surgiram os transistores 3D, melhorando ainda mais o desempenho dos circuitos integrados (comercialmente, os transistores mais modernos) e possibilitando a fabricação de dispositivos ainda menores. Porém, é necessário estudar novas tecnologias para a continuidade do progresso tecnológico e, neste cenário, surgem os nanofios de silício como uma das alternativas a esta evolução. Neste trabalho, são analisados os parâmetros digitais e analógicos de nanofios de porta Ω. Os parâmetros digitais analisados foram: inclinação de sublimiar, tensão de limiar, transcondutância máxima e redução da barreira induzida pelo dreno (DIBL). Ao avaliar sua eficiência de chaveamento, representada pela inclinação de sublimiar, notou-se que os nanofios de porta Ω atingem valores próximos ao limite teórico (60 mV/dec), em temperatura ambiente, na tecnologia MOSFET. Pela transcondutância máxima, tensão de limiar e DIBL, foi possível analisar indicações de que os dispositivos mais curtos estavam perdendo o controle eletrostático por causa dos efeitos de canal curto (SCE). Os dispositivos mais largos e mais curtos apresentaram o pior desempenho, em se tratando de aplicações digitais, mas os dispositivos mais...